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參數(shù)資料
| 型號： | SPAK56855BU120 |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | 16-BIT, 4 MHz, OTHER DSP, PQFP100 |
| 封裝： | LQFP-100 |
| 文件頁數(shù)： | 231/649頁 |
| 文件大?。?/td> | 7965K |
| 代理商： | SPAK56855BU120 |
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12-36
DSP56853/854/855/857/858 User’s Manual
MOTOROLA
Preliminary
Register Descriptions (ESSI0_BASE = $1FFE20, ESSI1_BASE = $1FFE00)
12
Watermark (RFWM) threshold. When set, the RFF indicates data can be read using the
SRX register.
Note:
An interrupt is generated only if both RFF and RIE bits are set and if the
RXFIFO is enabled.
The RFF bit is cleared in normal operation by reading the SRX register. The RFF is
cleared by Power-On Reset (POR) or disabling the ESSI (ESSIEN = 0). When the
RXFIFO is completely full, all further received data is ignored until current data is read.
12.7.7.16 Transmit FIFO Empty (TFE)—Bit 0
This flag bit is set when the Transmit Section is programmed with an enabled TXFIFO
and the data level in the TXFIFO falls below the selected Transmit FIFO Watermark
(TFWM) threshold. When set, the TFE bit indicates data can be written to the TXFIFO
register. The TFE bit is cleared by writing data to the STX register until the TXFIFO data
content level reaches the watermark level.
Note:
An interrupt is generated only if both TFE and the TIE bits are set if a transmit
FIFO is enabled.
The TFE bit is set by Power-On Reset (POR) and when ESSI is disabled (ESSIEN = 0).
12.7.8 ESSI Control Register 2 (SCR2)
The ESSI Control Register 2 (SCR2) is one of five 16-bit, read/write control registers used
to direct the operation of the ESSI. The ESSI reset is controlled by a bit in SCR2. Interrupt
enable bits for the receive and transmit sections are provided in this control register. ESSI
operating modes are also selected in this register.
The Power-On Reset (POR) clears all SCR2 bits. The ESSI reset (ESSIEN = 0) does not
affect the SCR2 bits. The SCR2 bits are described in the following paragraphs.
Note:
As with all on-chip peripheral interrupts for the DSP, the interrupt controller
must be configured to allow ESSI maskable interrupts and determine their
interrupt priority level, before enabling them in this register.
Figure 12-21. ESSI Control Register 2 (SCR2)
BASE + $5
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
Read
RIE
TIE
RE
TE0
TE1
TE2
SYN TSHFD TSCKP ESSIEN
NET
TFSI TFSL TEFS
Write
RESET
0
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| SPAK56854FG120 | 16-BIT, 4 MHz, OTHER DSP, PQFP128 |
| SPAK56F802TA60 | 0-BIT, 60 MHz, OTHER DSP, PQFP32 |
| SPAK56F805FV80 | 16-BIT, 8 MHz, OTHER DSP, PQFP144 |
| SPAK56F807VF80 | 16-BIT, 80 MHz, OTHER DSP, PBGA160 |
| SPAK56F807VF80 | 16-BIT, 80 MHz, OTHER DSP, PBGA160 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| SPAK56857BU120 | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:120 MIPS Hybrid Processor |
| SPAK56F803BU80 | 制造商:Freescale Semiconductor 功能描述: |
| SPAK56F805FV80 | 制造商:Freescale Semiconductor 功能描述: |
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| SPAKDSP303GC100 | 制造商:Motorola Inc 功能描述: |
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