參數(shù)資料
型號(hào)： SPAK56855BU120
廠商： FREESCALE SEMICONDUCTOR INC
元件分類： 數(shù)字信號(hào)處理
英文描述： 16-BIT, 4 MHz, OTHER DSP, PQFP100
封裝： LQFP-100
文件頁(yè)數(shù)： 170/649頁(yè)
文件大?。?/td> 7965K
代理商： SPAK56855BU120
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Transmission Formats
MOTOROLA
Serial Peripheral Interface (SPI)
11-11
Preliminary
11
remove these upper bits since 16 bits will be read when reading the Receive Data Register
(SPDRR).
Note:
Data can be lost if the data length is not the same for both master and slave
devices.
11.7.2 Data Shift Ordering
The SPI can be configured to transmit or receive the MSB of the desired data first or last.
This is controlled by the Data Shift Order (DSO) bit in the SPSCR. Regardless which bit is
transmitted or received first, the data shall always be written to the SPI Data Transmit
Register (SPDTR) and read from the Receive Data Register (SPDRR) with the LSB in bit
0 and the MSB in the correct position, depending on the data transmission size.
11.7.3 Clock Phase and Polarity Controls
Software can select any of four combinations of Serial Clock (SCLK) phase and polarity
using two bits in the SPI Status and Control Register (SPSCR). The Clock Polarity is
specified by the (CPOL) control bit. In turn, it selects an active high or low clock and has
no significant effect on the transmission format.
The Clock Phase (CPHA) control bit selects one of two fundamentally different
transmission formats. The clock phase and polarity should be identical for the master SPI
device and the communicating slave device. In some cases, the phase and polarity are
changed between transmissions to allow a master device to communicate with peripheral
slaves having different requirements.
Note:
Before writing to the CPOL bit or the CPHA bit, disable the SPI by clearing the
SPI Enable (SPE) bit. Do not change SPE and CPHA or CPOL at the same time.
11.7.4 Transmission Format When CPHA = 0
Figure 11-6 exhibits an SPI transmission with CPHA as logic zero. The figure should not
be used as a replacement for data sheet parametric information. Two waveforms are
shown for SCLK:
1. CPOL = 0
2. CPOL = 1
The diagram may be interpreted as a master or slave timing diagram since the Serial Clock
(SCLK), Master In/Slave Out (MISO), and Master Out/Slave In (MOSI) pins are directly
connected between the master and the slave. The MISO signal is the output from the slave,
and the MOSI signal is the output from the master.
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SPAKDSP303AG100 功能描述:數(shù)字信號(hào)處理器和控制器 - DSP, DSC SPAKDSP303AG100 RoHS:否 制造商:Microchip Technology 核心:dsPIC 數(shù)據(jù)總線寬度:16 bit 程序存儲(chǔ)器大小:16 KB 數(shù)據(jù) RAM 大小:2 KB 最大時(shí)鐘頻率:40 MHz 可編程輸入/輸出端數(shù)量:35 定時(shí)器數(shù)量:3 設(shè)備每秒兆指令數(shù):50 MIPs 工作電源電壓:3.3 V 最大工作溫度:+ 85 C 封裝 / 箱體:TQFP-44 安裝風(fēng)格:SMD/SMT
SPAKDSP303GC100 制造商:Motorola Inc 功能描述:
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