參數(shù)資料
型號： SPAK56855BU120
廠商： FREESCALE SEMICONDUCTOR INC
元件分類： 數(shù)字信號處理
英文描述： 16-BIT, 4 MHz, OTHER DSP, PQFP100
封裝： LQFP-100
文件頁數(shù)： 152/649頁
文件大?。?/td> 7965K
代理商： SPAK56855BU120
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SCI Register Descriptions (SCI0_BASE = $1FFFE0 and SCI1_BASE = $1FFDF8)
MOTOROLA
Serial Communications Interface (SCI)
10-29
Preliminary
10
0 = No character transferred to Transmit Shift Register
1 = Character transferred to Transmit Shift Register; Transmit Data Register empty
10.9.4.2 Transmitter Idle Flag (TIDLE)—Bit 14
This bit is set when the TDRE flag is set and no data, preamble, or break character is being
transmitted. When TIDLE is set, the TXD pin becomes idle (Logic 1). Clear TIDLE by
reading the SCI Status Register (SCISR) with TIDLE set and then writing to the SCI Data
Register (SCIDR). TIDLE is not generated when a data character, a preamble, or a break
is queued and ready to be sent.
0 = Transmission in progress
1 = No transmission in progress
10.9.4.3 Receive Data Register Full Flag (RDRF)—Bit 13
This bit is set when the data in the Receive Shift Register transfers to the SCI Data
Register (SCIDR). Clear RDRF by reading the SCI Status Register (SCISR) with RDRF
set and then reading the SCI Data Register in Normal mode or by reading the SCIDR with
RDE set.
0 = Data not available in SCI Data Register
1 = Received data available in SCI Data Register
10.9.4.4 Receiver Idle Line Flag (RIDLE)—Bit 12
This bit is set when 10 consecutive logic ones (if M = 0) or 11 consecutive logic ones (if
M = 1) appear on the receiver input. Once the RIDLE flag is cleared (the receiver detects a
logic zero), a valid frame must again set the RDRF flag before an idle condition can set the
RIDLE flag.
0 = Receiver input is either active now or has never become active since the
RIDLE flag was last cleared
1 = Receiver input has become idle (after receiving a valid fame)
Note:
When the Receiver Wake Up (RWU) bit is set, an idle line condition does not
set the RIDLE flag.
10.9.4.5 Overrun Flag (OR)—Bit 11
This bit is set when software fails to read the SCI Data Register (SCIDR) before the
Receive Shift Register receives the next frame. The data in the Shift Register is lost, but
the data already in the SCI Data Register is not affected. Clear OR by reading the SCI
Status Register (SCISR) with OR set, then write the SCI Status Register with any value.
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PDF描述
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SPAK56F803BU80 制造商:Freescale Semiconductor 功能描述:
SPAK56F805FV80 制造商:Freescale Semiconductor 功能描述:
SPAKDSP303AG100 功能描述:數(shù)字信號處理器和控制器 - DSP, DSC SPAKDSP303AG100 RoHS:否 制造商:Microchip Technology 核心:dsPIC 數(shù)據(jù)總線寬度:16 bit 程序存儲器大小:16 KB 數(shù)據(jù) RAM 大小:2 KB 最大時鐘頻率:40 MHz 可編程輸入/輸出端數(shù)量:35 定時器數(shù)量:3 設(shè)備每秒兆指令數(shù):50 MIPs 工作電源電壓:3.3 V 最大工作溫度:+ 85 C 封裝 / 箱體:TQFP-44 安裝風(fēng)格:SMD/SMT
SPAKDSP303GC100 制造商:Motorola Inc 功能描述:
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