- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄374697 > SAF82525 (INFINEON TECHNOLOGIES AG) Data Communications ICs PDF資料下載
參數(shù)資料
| 型號： | SAF82525 |
| 廠商： | INFINEON TECHNOLOGIES AG |
| 英文描述： | Data Communications ICs |
| 中文描述： | 數(shù)據(jù)通信集成電路 |
| 文件頁數(shù)： | 38/126頁 |
| 文件大小： | 730K |
| 代理商： | SAF82525 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁當(dāng)前第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁
Semiconductor Group
38
SAB 82525
SAB 82526
SAF 82525
SAF 82526
3.3 Error Handling
Depending on the error type, erroneous frames are handled according
table 1.
Table 1
Error Handling
Frame Type
Error Type
Generated
Response
Generated
Interrupt
Rec. Status
I
CRC error
aborted
unexpec. N(S)
unexpec. N(R)
–
–
S-frame
–
RME
RME
–
PCE
CRC error
abort
–
S
CRC error
aborted
unexpec. N(R)
with I-field
–
–
–
–
–
–
PCE
PCE
–
–
Note:
The station variables (V(S), V(R)) are not changed.
4
CPU Interface
4.1 Register Set
The communication between the CPU and the HSCX is done via a set of directly accessible
8-bit registers. The CPU sets the operating modes, controls function sequences, and gets
status information by writing or reading these registers (Command/Status transfer). Complete
information concerning the register functions is provided in detailed register description. The
most important functions programmable via these registers are:
– setting of operating and clocking modes
– layer-2 functions
– data transfer modes (Interrupt, DMA)
– bus mode
– DPLL mode
– baudrate generator
– test loop
Each of two serial channels of HSCX is controlled via an equal, but totally independent register
file (channel A and channel B).
4.2 Data Transfer Modes
Data transfer between the system memory and the HSCX for both transmit and receive
direction is controlled by either interrupts (Interrupt Mode), or independently from CPU
interaction using the HSCX’s 4-channel DMA interface (DMA Mode).
After RESET, the HSCX operates in Interrupt Mode, where data transfer must be done by the
CPU. The user selects the DMA Mode by setting the DMA bit in the XBCH register. Both
channels can be independently operated in either Interrupt or DMA Mode (e.g. Channel
A-DMA, Channel B-Interrupt).
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| SAB82525N | Data Communications ICs |
| SAB82526 | Data Communications ICs |
| SAB82526N | Data Communications ICs |
| SAF82525N | Data Communications ICs |
| SAF82526 | Data Communications ICs |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| SAF82525HV2.2 | 制造商:Lantiq 功能描述: |
| SAF82525HV22XP | 制造商:Lantiq 功能描述:HSCX |
| SAF82525HV22XT | 制造商:Lantiq 功能描述:HSCX |
| SAF82525N | 制造商:INFINEON 制造商全稱:Infineon Technologies AG 功能描述:Data Communications ICs |
| SAF82525NV2.1 | 制造商:Infineon Technologies AG 功能描述: |
發(fā)布緊急采購，3分鐘左右您將得到回復(fù)。