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參數(shù)資料
| 型號： | SAF82525 |
| 廠商： | INFINEON TECHNOLOGIES AG |
| 英文描述： | Data Communications ICs |
| 中文描述： | 數(shù)據(jù)通信集成電路 |
| 文件頁數(shù)： | 113/126頁 |
| 文件大?。?/td> | 730K |
| 代理商： | SAF82525 |
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Semiconductor Group
113
SAB 82525
SAB 82526
SAF 82525
SAF 82526
Parameter
Symbol
min.
Unit
Limit Values
max.
SAB
Address setup time to ALE
Address hold time from ALE
Address latch setup time to WR, RD
t
AL
t
LA
t
ALS
t
AS
t
AH
t
DRH
10
10
0
10
10
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ALE pulse width
t
AA
25
ns
Address setup time to WR, RD
Address hold time from WR, RD
DMA request delay: SAB
SAF
80
90
RD pulse width
Data output delay from RD
t
RR
t
RD
t
DF
t
RI
t
WW
t
DW
t
WD
t
WI
t
DSD
60
25
Data float delay from RD
RD control interval
WR pulse width
Data setup time to WR
x
CS/DS
x
CS
Data hold time from WR
x
CS/DS
x
CS
WR control interval
Interface Timing
t
RDH
t
CDS
t
CDH
t
XDD2
t
XDD1
ns
ns
ns
ns
ns
t
RDS
ns
t
RTD1
t
RTD2
ns
ns
Serial Interface Timing
Receive data hold
Collision data setup
Collision data hold
Transmit data delay, falling clock edge
Transmit data delay, rising clock edge
Receive data setup
Request to send delay 1
Request to send delay 2
5
5
30
20
10
20
68
68
10
10
120
85
60
10
10
60
0
35
70
t
CP
t
CPL
t
CPH
ns
ns
ns
Clock period
Clock period LOW
Clock period HIGH
240
90
90
80
90
70
25
SAF
75
75
120
85
RD delay after WR set up
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| SAB82525N | Data Communications ICs |
| SAB82526 | Data Communications ICs |
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