參數(shù)資料
型號： SAA7205
廠商： NXP Semiconductors N.V.
英文描述： MPEG-2 systems demultiplexer
中文描述： MPEG - 2系統(tǒng)解復用器
文件頁數(shù)： 17/84頁
文件大小： 363K
代理商： SAA7205
1997 Jan 21
17
Philips Semiconductors
Preliminary specification
MPEG-2 systems demultiplexer
SAA7205H
7.4
Interfacing to the external descrambler
An optional external descrambler can be incorporated in a digital TV receiver in the configuration indicated in Fig.7.
In such a configuration the demultiplexer generates a 9 MHz, 33% duty cycle descrambler clock (DCLK) signal
(see Fig.5). A descrambler could use this clock signal for data processing and outputting data. In such a configuration
the demultiplexer input interface is set to 9 MHz mode (bit 9 MHz_interface = 1, address 0x0100, see Table 13).
Fig.7 Digital TV receiver configuration including a descrambler.
handbook, full pagewidth
MGG767
SYSTEM
MICROCONTROLLER
VIDEO
DECODER
AUDIO
DECODER
TELETEXT
AND
H/S DATA
APPLICATIONS
DEMODULATOR
AND
FORWARD ERROR
CORRECTOR
MPEG2
DEMULTIPLEXER
SAA7205H
OPTIONAL
DESCRAMBLER
DCLK (9 MHz)
相關PDF資料
PDF描述
SAA7205H MPEG-2 systems demultiplexer
SAA7206 DVB compliant descrambler
SAA7206H DVB compliant descrambler
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SAA7221HS Integrated MPEG AVGD decoders
相關代理商/技術參數(shù)
參數(shù)描述
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