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參數(shù)資料
| 型號(hào)： | S71WS512N80BAEZZ0 |
| 廠商： | Spansion Inc. |
| 英文描述： | Stacked Multi-Chip Product (MCP) Flash Memory and pSRAM CMOS 1.8 Volt |
| 中文描述： | 堆疊式多芯片產(chǎn)品（MCP）的閃存和移動(dòng)存儲(chǔ)芯片的CMOS 1.8伏特 |
| 文件頁(yè)數(shù)： | 80/142頁(yè) |
| 文件大?。?/td> | 1996K |
| 代理商： | S71WS512N80BAEZZ0 |
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80
S29WSxxxN MirrorBit Flash Family For Multi-chip Products (MCP)
S71WS512NE0BFWZZ_00_ A1 June 28, 2004
A d v a n c e I n f o r m a t i o n
Synchronous/Burst Read @ V
IO
= 1.8 V
Notes:
1. Addresses are latched on the first of either the active edge of CLK or the rising edge of AVD#.
2. Clock Divider option
Parameter
Description
54 MHz
66 MHz
Unit
JEDEC
Standard
t
IACC
Latency
Max
69
ns
t
BACC
Burst Access Time Valid Clock to Output Delay
Max
13.5
11.2
ns
t
ACS
Address Setup Time to CLK
(Note 1)
Min
5
4
ns
t
ACH
Address Hold Time from CLK
(Note 1)
Min
7
6
ns
t
BDH
Data Hold Time from Next Clock Cycle
Min
4
3
ns
t
CR
Chip Enable to RDY Valid
Max
13.5
11.2
ns
t
OE
Output Enable to Output Valid
Max
13.5
11.2
ns
t
CEZ
Chip Enable to High Z
Max
10
8
ns
t
OEZ
Output Enable to High Z
Max
10
8
ns
t
CES
CE# Setup Time to CLK
Min
5
4
ns
t
RDYS
RDY Setup Time to CLK
Min
5
4
ns
t
RACC
Ready Access Time from CLK
Max
13.5
11.2
ns
t
AAS
Address Setup Time to AVD#
(Note 1)
Min
5
4
ns
t
AAH
Address Hold Time to AVD#
(Note 1)
Min
7
6
ns
t
CAS
CE# Setup Time to AVD#
Min
0
ns
t
AVC
AVD# Low to CLK
Min
5
4
ns
t
AVD
AVD# Pulse
Min
12
10
ns
t
CKA
CLK to access resume
Max
13.5
11.2
ns
t
CKZ
CLK to High Z
Max
10
8
ns
t
OES
Output Enable Setup Time
Min
5
4
ns
t
RCC
Read cycle for continuous suspend
Max
1
ms
相關(guān)PDF資料 |
PDF描述 |
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