參數(shù)資料
型號(hào)： S1D13700F02A100
元件分類： 顯示控制器
英文描述： 320 X 240 PIXELS CRT OR FLAT PNL GRPH DSPL CTLR, PQFP64
封裝： LEAD FREE, TQFP-64
文件頁(yè)數(shù)： 104/108頁(yè)
文件大?。?/td> 1373K
代理商： S1D13700F02A100
5: SPECIFICATIONS
90
EPSON
S1D13700 Technical Manual
Motorola M68K#1 Interface Timing
[VSS = 0V, VDD = 4.5 – 5.5V, Ta = -40 – 85°C]
Symbol
Parameter
Spec
Unit
Min.
Max.
fCLK
BUS clock frequency
—
64
MHz
TCLK
BUS clock period
1/fCLK
—
ns
t1
AB [16 : 0], WR# (R/W#) and CS# and AS# and RD# (UDS#, LDS#)
setup to first CLK rising edge
9
—
ns
t2
CS# and AS# asserted to WAIT# (DTACK#) driven
1
7
ns
t3
RD# = 0 (UDS# = 0 or LDS# = 0) to DB [15 : 0] driven (read cycle)
3Tclk+9ns
—
ns
t4
AB [16 : 0], WR# (R/W#) and CS# hold from AS# rising edge
0
—
ns
t5
WAIT# (DTACK#) falling edge to RD# (UDS#, LDS#) rising edge
1
—
TCLK
t6
RD# (USD#, LDS#) deasserted high to reasserted low
- When read
- when Write (next cycle = write cycle)
- when Write (next cycle = read cycle)
1Tclk
2Tclk+8ns
5Tclk+8ns
—
ns
t7
CLK rising edge to WAIT# (DTACK#) high impedance
—
1TCLK-2
ns
t8
AS# rising edge to WAIT# (DTACK#) rising edge
3
12
ns
t9
DB [15 : 0] valid to 4th CLK rising edge where CS# = 0, AS# = 0 and
either RD# = 0 (UDS# = 0 or LDS# = 0) (wirte cycle)
1
—
TCLK
t10
DB [15 : 0] hold from RD# (UDS#, LDS#) falling edge (wirte cycle)
4
—
ns
t11
RD# (UDS#, LDS#) rising edge to DB [15 : 0] high impedance (read
cycle)
6
—
ns
t12
DB [15 : 0] valid setup time to 2nd CLK falling edge after WAIT#
(DTACK#) goes low (read cycle)
6
—
ns
t13
t13 Cycle Length
Read
Write (next write cycle)
Write (next read cycle)
7
8
11
—
TCLK
相關(guān)PDF資料
PDF描述
S1D13706F00A 320 X 240 PIXELS CRT OR FLAT PNL GRPH DSPL CTLR, PQFP100
S1D13806F00A CRT OR FLAT PNL GRPH DSPL CTLR, PQFP144
S1D13A05B00B 320 X 320 PIXELS CRT OR FLAT PNL GRPH DSPL CTLR, PBGA121
S1D13A05F00A100 320 X 320 PIXELS CRT OR FLAT PNL GRPH DSPL CTLR, PBGA121
S1R72005F00A300 UNIVERSAL SERIAL BUS CONTROLLER, PQFP64
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參數(shù)描述
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S1D13704F00A 制造商:EPSON 制造商全稱:EPSON 功能描述:LCD Controller ICs
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