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參數(shù)資料
| 型號： | PM73488 |
| 廠商： | PMC-SIERRA INC |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | 5 Gbit/s ATM Switch Fabric Element |
| 中文描述： | ATM SWITCHING CIRCUIT, PBGA596 |
| 封裝： | EPBGA-596 |
| 文件頁數(shù)： | 87/135頁 |
| 文件大?。?/td> | 1735K |
| 代理商： | PM73488 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁當(dāng)前第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁
PMC-Sierra, Inc.
PM73488 QSE
L
PMC-980616
Issue 3
5 Gbit/s ATMSwitch Fabric Element
Released
Datasheet
89
8.4
Timing for the CTRL_IN, STAT_OUT, TEST_MODE, IDDTN and DEBUG(1:0) signals is shown in Table 29.
Miscellaneous Timing
Figure 40 shows the reset pin (RESET) timing. The RESET signal must be asserted for a minimum time (
Tres
) to be
properly processed internal to the QSE. The QSE remains in reset while RESET is asserted, and starts performing
normally after
Trstproc
.
a. For the phase aligners to lock.
b. In real applications the output skew will be lower than 1.9ns. The reason for this is as follows. When all
pins are equally loaded, SE_SOC_OUT is faster than all the SE_D_OUTs by (upto) 1.9ns. However, in real
applications SE_SOC_OUT will have fan-out of four, and hence will be loaded four times as much as the
other pins. This will slow down SE_SOC_OUT and hence lower the output skew.
Table 29.
CTRL_IN, STAT_OUT, TEST_MODE and DEBUG Timing
Symbol
Parameter
Signals
Min
Max
Unit
Tdasu
Control signal setup
STAT_OUT (when it behaves as i/p)
4
ns
Tdasu
Control signal setup
CTRL_IN
4
ns
Tdaho
Control signal setup
TEST_MODE
10
ns
Tdaho
Control signal setup
IDDTN
10
ns
Tdaho
Control signal hold
STAT_OUT (when it behaves as i/p)
0
ns
Tdaho
Control signal hold
CTRL_IN
0
ns
Tdaho
Control signal hold
TEST_MODE
10
ns
Tdaho
Control signal hold
IDDTN
10
ns
Tdaq
Output delay from SE_CLK
STAT_OUT (when it behaves as o/p)
1
10
ns
Tdeq
Output delay from SE_CLK
DEBUG(1,0),
1.5
14
ns
Figure 40. Reset Timing
Symbol
Parameter
Signals
Min
Max
Unit
Tres
Reset assertion time
RESET
10
SE_CLK periods
Trstproc
Reset processing time
RESET
2
3
SE_CLK periods
Trstproc
Tres
SE_CLK
RESET
CELL_START(i)
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PM7349 | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| PM7350 | Dual Serial Link, PHY Multiplexer |
| PM7350-PI | DUAL SERIAL LINK PHY MULTIPLEXER |
| PM7351 | OCTAL SERIAL LINK MULTIPLEXER |
| PM7351-BI | OCTAL SERIAL LINK MULTIPLEXER |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PM73488PI | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Telecommunication IC |
| PM73488-PI | 制造商:Rochester Electronics LLC 功能描述: 制造商:PMC-Sierra 功能描述: |
| PM7349 | 制造商:PMC 制造商全稱:PMC 功能描述:Quad J2, E3 and DS-3 Framer |
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