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參數(shù)資料
| 型號： | PM7341 |
| 廠商： | PMC-SIERRA INC |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | S/UNI INVERSE MULTIPLEXING FOR ATM, 84 LINKS |
| 中文描述： | ATM/SONET/SDH SUPPORT CIRCUIT, PBGA416 |
| 封裝： | 27 X 27 MM, 2.28 MM HEIGHT, PLASTIC, BGA-416 |
| 文件頁數(shù)： | 118/413頁 |
| 文件大?。?/td> | 3291K |
| 代理商： | PM7341 |
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PRELIMINARY
INVERSE MULTIPLEXING OVER ATM
PM7341 S/UNI-IMA-84
DATASHEET
PMC-2000223
ISSUE 4
INVERSE MULTIPLEXING OVER ATM
PROPRIETARY AND CONFIDENTIAL TO PMC-SIERRA, INC., AND FOR ITS CUSTOMERS’ INTERNAL USE
120
2.048 Mbps links must be E1 framed and channelized. The 44.736 Mbps must
also be framed.
All egress links extracted from the SBI bus are timed from the source.
Within the SBI bus, there are three SPEs. Each SPE can either 28 T1s, 21 E1s,
or 1 DS3 and all of the links within an SPE are of the same type. Since the
EXSBI always acts as a clock slave in this application, the link rates of are
derived by the data arrival rate. The S/UNI-IMA-84 is capable of sinking all data
received the SBI bus without generating overflows.
10.5.5 RX DeFramer (SDDF84)
Since data is transferred over the SBI bus in a framed format and S/UNI-IMA-84
does not process signaling or check any framing patterns, the framing bits are
removed from the T1 and DS3 signals and data is forwarded to the TC function in
a byte parallel interface.
For T1, the framing bit is removed.
For E1, bytes 0 and 16 of the Channelized E1 frame are removed since they do
not carry valid ATM payload.
For DS3, one framing bit is removed for every 21 nibbles.
10.5.6 Rx Clock/Data (RCAS)
The S/UNI-IMA-84 provides up to 32 2-pin Clock/Data serial interfaces for
interconnecting to T1/E1 framers. Each link is independent and has its own
associated clock. For each link, the data is sent through a serial to parallel
conversion to form data bytes. The data bytes are multiplexed, in byte serial
format, for delivery to the TC layer. In the event where multiple streams have
accumulated a byte of data, multiplexing is performed on a fixed priority basis,
with link #0 having the highest priority and link #31 the lowest.
For the clock and data interface, the framer must gap the clock for all framing bits
for T1 and for the framing byte for E0.
Links containing a T1 or an E1 stream may be channelized. For channelized
links, the link clock is only active during time-slots 1 to 24 of a T1 stream; it is
inactive during the frame bit. Similarly, the clock is only active during time-slots 1
to 31 of an E1 stream and inactive during the framing bytes. Each time-slot may
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PM7342 | 32 Link Inverse Multiplexer for ATM (IMA) / UNI PHY |
| PM7344 | SATURN QUAD T1/E1 MULTI-PHY USER NETWORK INTERFACE DEVICE |
| PM7345 | SATURN User Network Interface for PDH Applications |
| PM7346 | SATURN QUAD USER NETWORK INTERFACE FOR J2, E3, T3 |
| PM7347 | SATURN USER NETWORK INTERFACE for J2/E3/T3 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PM7342 | 制造商:PMC 制造商全稱:PMC 功能描述:32 Link Inverse Multiplexer for ATM (IMA) / UNI PHY |
| PM7344 | 制造商:PMC 制造商全稱:PMC 功能描述:SATURN QUAD T1/E1 MULTI-PHY USER NETWORK INTERFACE DEVICE |
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