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參數(shù)資料
| 型號(hào)： | PM7325 |
| 廠商： | PMC-Sierra, Inc. |
| 英文描述： | S/UNI-ATLAS-3200 Telecom Standard Product Data Sheet Preliminary |
| 中文描述： | S/UNI-ATLAS-3200電信標(biāo)準(zhǔn)產(chǎn)品數(shù)據(jù)的初步 |
| 文件頁數(shù)： | 404/432頁 |
| 文件大?。?/td> | 2406K |
| 代理商： | PM7325 |
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S/UNI-ATLAS-3200 Telecom Standard Product Data Sheet
Preliminary
Proprietary and Confidential to PMC-Sierra, Inc., and for its Customers’ Internal Use
Document ID: PMC-1990553, Issue 4
404
All signals must be updated and sampled using the rising edge of the transmit FIFO clock,
TLP_CLK (TPP_CLK on the input side). At the beginning of a transfer, TLP_SX is asserted to
indicate that the PHY address is on the data bus TLP_DAT. In the subsequent cycle, TLP_SOP is
asserted to show that the first word is present on TLP_DAT, and TLP_ENB is asserted low to
indicate valid data. The transfer may be paused at any time by the link layer by deasserting
TLP_ENB. S/UNI-ATLAS-3200 will typically move on to another PHY by asserting TLP_SX at
this point, but it is not required to. The PHY layer may indicate the that the PHY being
transferred to is near-full by deasserting TLP_STPA. The Link Layer must then stop the transfer;
it may pause the transfer and resume it once TLP_STPA is reasserted, or it may move on to a
different PHY. At the end of a packet, TLP_EOP is asserted. TLP_MOD is valid during the
cycle, and indicates how many bytes (between 1 and 4) are valid at the end of the packet.
TLP_ERR is also valid during this cycle, and indicates that a packet is errored in some way.
S/UNI-ATLAS-3200 will assert TERR if the Traffic Manager indicated the packet was in error, or
(configurably) if an interface error such as a parity error was detected.
Figure 33 POS-PHY Level 3 Egress Logical Timing
1
2
3
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5
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0000
D0
D47
D48
D49
D50
0001
D16
.......
......
D1
D2
......
P1
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P1
P2
P2
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P4
P2
P4
P0
P1
P0
......
0
0
0
1
0
....
....
....
P1
P0
P1
......
TLP_CLK
TLP_SX
TLP_SOP
TLP_EOP
TLP_ERR
TLP_ENB
TLP_DAT[31:0]
TLP_MOD[1:0]
TLP_PAR
TLP_STPA
TLP_ADDR[5:0]
TLP_PTPA
Transferring cells over this interface is just like transferring packets. The length of the cells is
programmed into the TxPHY and TxLink blocks so that they can correctly generate and interpret
the packet, but as far as the interface is concerned, ATM cells are simply 52, 56, 60, or 64-byte
packets. There exists an option, using the ATM_FIELD and POS_FIELD bits in the TxPHY and
TxLink blocks, to insert and check an identifier in the top 8 bits of TDAT during the TLP_SX
cycle, which identifies ATM vs packet data. This feature is useful in detecting misconfigurations
in the selection of packet vs. ATM PHYs.
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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