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參數(shù)資料
| 型號： | DS2156LN |
| 英文描述： | T1/E1/J1 Single-Chip Transceiver TDM/UTOPIA II Interface |
| 中文描述： | T1/E1/J1單芯片收發(fā)器，TDM/UTOPIA II接口 |
| 文件頁數(shù)： | 176/262頁 |
| 文件大?。?/td> | 1515K |
| 代理商： | DS2156LN |
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DS2156
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24.6 Receive Operation
The receive interface of the DS2156 is fully compliant with the ATM Forum’s UTOPIA Level 2
specifications [3]. The DS2156 can be configured to use any address in the range 0 to 31 as its UTOPIA
port addresses. If the receive FIFO is not empty, the cell-available signal is asserted. After cell transfer
from a port, the external cell-available signal updates based on the receive FIFO fill level only after one-
clock cycle from cell-transfer completion. During this one-clock cycle, cell available indication for this
port is kept in the deasserted state. One-clock minimum latency between two cell transfers from the same
UTOPIA port is needed by the DS2156 to update its internal cell pointers.
24.6.1
Receive Processing
The received bits, after ignoring framing overhead bits, are checked for possible HEC pattern. The
polynomial used for HEC check is G(X) = 1 + X + X
2
+ X
8
, as recommended in [4]. The COSET
subtraction (0x55) can be optionally disabled by clearing the register bit U_RCR1.0.
The cell boundaries in the incoming bit stream are identified based on HEC. Figure 24-7 shows the cell-
delineation state machine. The cell-delineation state machine is initially in HUNT state. In HUNT state, it
performs bit-by-bit hunting for correct HEC. If correct HEC is found, it transitions to the PRESYNC state
where it cell-by-cell checks for correct HEC patterns. If DELTA consecutive correct patterns are received
in PRESYNC, the cell-delineation state machine transits to SYNC state. Otherwise, it goes to HUNT
state itself and starts bit-by-bit hunting. In SYNC state, if ALPHA consecutive incorrect HEC patterns are
received, cell delineation is lost and it goes to HUNT state. In PRESYNC and SYNC states, only cell-by-
cell checking for proper HEC pattern is performed. ALPHA and DELTA are 7 and 6, respectively.
Figure 24-7. Cell-Delineation State Diagram
HUNT
SYNC
PRESYNC
ALPHA
consecutive
incorrect HEC
Incorrect
HEC
Correct HEC
Bit by bit
DELTA
consecutive
correct HEC
Cell
by
cell
Cell by cell
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| DS2182 | T1 Line Monitor |
| DS2182A | T1 Line Monitor |
| DS2186 | Transmit Line Interface |
| DS2187 | Receive Line Interface |
| DS2188 | T1/CEPT Jitter Attenuator |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| DS2156LN+ | 功能描述:網(wǎng)絡(luò)控制器與處理器 IC T1/E1/J1 Transceiver TDM/UTOPIA II Intrfc RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
| DS216 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Analog IC |
| DS2160 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Data Encryption Processor |
| DS21600 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Clock Rate Adapter |
| DS21600N | 功能描述:時鐘發(fā)生器及支持產(chǎn)品 3.3/5V Clock Rate Adapter RoHS:否 制造商:Silicon Labs 類型:Clock Generators 最大輸入頻率:14.318 MHz 最大輸出頻率:166 MHz 輸出端數(shù)量:16 占空比 - 最大:55 % 工作電源電壓:3.3 V 工作電源電流:1 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:QFN-56 |
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