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參數(shù)資料
| 型號： | DS2156LN |
| 英文描述： | T1/E1/J1 Single-Chip Transceiver TDM/UTOPIA II Interface |
| 中文描述： | T1/E1/J1單芯片收發(fā)器，TDM/UTOPIA II接口 |
| 文件頁數(shù)： | 179/262頁 |
| 文件大小： | 1515K |
| 代理商： | DS2156LN |
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DS2156
179 of 262
Figure 24-10 shows a case when, after the end of transmission of a cell from PHY N, no other PHY has a
cell available. Therefore,
UR-ENB
remains asserted as the ATM assumes a cell-available from PHY N.
With clock edge #9, it turns out that PHY N also has no cell available, as UR-SOC remains low. The
ATM then deasserts
UR-ENB
while the polling of the PHYs continues. With clock edge #15,
PHY N - 3 is found to have a cell for transmission. Thus, address N - 3 is applied and the PHY N - 3 is
selected with clock edge #16. Additional receive interface examples are available in [3].
Figure 24-10. End and Restart of Cell Transmission at Receive Interface
24.6.3
Up to a maximum of four PHY ports can be connected to one ATM layer. For each PHY port, the status
signals UR-CLAV and UT-CLAV are permanently available according to UTOPIA Level 1 specification.
Status signals and cell transfers are independent of each other. No address information is needed to obtain
status information. Address information must be valid only for selecting a PHY port prior to one or
multiple cell transfers. With respect to the status signals UR-CLAV and UT-CLAV, this mode of
operation corresponds to that of four individual PHY devices according to UTOPIA Level 1. With respect
to the cell transfer, this mode of operation corresponds to that as described in this document and [3]. The
ATM layer selects a PHY port for cell transfer by placing the desired port on the address lines
(UR-ADDRx, UT-ADDRx), while the enable signal (
UR-ENB
,
UT-ENB
) is deasserted. All PHY ports
only examine the value on the address lines for possible selection when the enable signal is deasserted. In
case the ATM suspends transmission for a specific PHY port during a cell transfer, no cells to/from other
PHY ports can be transferred during this time.
UTOPIA Side Receive: Direct Status Mode (Multireceive CLAV)
N-3
1F
N+1
1F
N-1
1F
N
1F
N+3
N-1
1F
N-3
1F
N-3
1F
N+1
1F
N+2
1F
N-1
H1
H2
H3
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
UR-CLK
UR-ADDRx
UR-CLAV
UR-ENB
UR-DATAx
UR-SOC
CELL RCV FROM:
PHY N
PHY N-3
POLLING
POLLING
SELECTION
N-3
N+1
N-1
N
N+3
N-3
N-3
N+1
DETECTION
P45
P46
P47
P48
P42
P43
P44
XX
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| DS2182 | T1 Line Monitor |
| DS2182A | T1 Line Monitor |
| DS2186 | Transmit Line Interface |
| DS2187 | Receive Line Interface |
| DS2188 | T1/CEPT Jitter Attenuator |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| DS2156LN+ | 功能描述:網(wǎng)絡控制器與處理器 IC T1/E1/J1 Transceiver TDM/UTOPIA II Intrfc RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
| DS216 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Analog IC |
| DS2160 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Data Encryption Processor |
| DS21600 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Clock Rate Adapter |
| DS21600N | 功能描述:時鐘發(fā)生器及支持產(chǎn)品 3.3/5V Clock Rate Adapter RoHS:否 制造商:Silicon Labs 類型:Clock Generators 最大輸入頻率:14.318 MHz 最大輸出頻率:166 MHz 輸出端數(shù)量:16 占空比 - 最大:55 % 工作電源電壓:3.3 V 工作電源電流:1 mA 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:QFN-56 |
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