參數(shù)資料
型號(hào)： DS2156LN
英文描述： T1/E1/J1 Single-Chip Transceiver TDM/UTOPIA II Interface
中文描述： T1/E1/J1單芯片收發(fā)器，TDM/UTOPIA II接口
文件頁(yè)數(shù)： 2/262頁(yè)
文件大小： 1515K
代理商： DS2156LN
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DS2156
2 of 262
TABLE OF CONTENTS
1.
2.
MAIN FEATURES........................................................................................................................................8
DETAILED DESCRIPTION......................................................................................................................11
2.1
B
LOCK
D
IAGRAM
...........................................................................................................................................13
F
IGURE
2-1. B
LOCK
D
IAGRAM
................................................................................................................................13
F
IGURE
2-2. R
ECEIVE AND
T
RANSMIT
LIU (TDM B
ACKPLANE
E
NABLED
)...........................................................14
F
IGURE
2-3. R
ECEIVE AND
T
RANSMIT
LIU (UTOPIA B
ACKPLANE
E
NABLED
).....................................................15
F
IGURE
2-4. R
ECEIVE AND
T
RANSMIT
F
RAMER
/HDLC..........................................................................................16
F
IGURE
2-5. B
ACKPLANE
I
NTERFACE
(TDM B
ACKPLANE
E
NABLED
)...................................................................17
F
IGURE
2-6. B
ACKPLANE
I
NTERFACE
(UTOPIA B
US
E
NABLED
)...........................................................................18
3.
PIN FUNCTION DESCRIPTION.............................................................................................................19
3.1
TDM B
ACKPLANE
.........................................................................................................................................19
3.1.1
Transmit Side........................................................................................................................................19
3.1.2
Receive Side..........................................................................................................................................22
3.2
UTOPIA B
US
.................................................................................................................................................25
3.2.1
Receive Side..........................................................................................................................................25
3.2.2
Transmit Side........................................................................................................................................26
3.3
P
ARALLEL
C
ONTROL
P
ORT
P
INS
...................................................................................................................27
3.4
E
XTENDED
S
YSTEM
I
NFORMATION
B
US
........................................................................................................28
3.5
U
SER
O
UTPUT
P
ORT
P
INS
..............................................................................................................................29
3.6
JTAG T
EST
A
CCESS
P
ORT
P
INS
.....................................................................................................................30
3.7
L
INE
I
NTERFACE
P
INS
....................................................................................................................................31
3.8
S
UPPLY
P
INS
..................................................................................................................................................32
3.9
L
AND
G P
ACKAGE
P
INOUT
...........................................................................................................................33
T
ABLE
3-A. P
IN
D
ESCRIPTION
S
ORTED BY
P
IN
N
UMBER
(TDM B
ACKPLANE
E
NABLED
) .....................................33
T
ABLE
3-B. P
IN
D
ESCRIPTION
S
ORTED BY
P
IN
N
UMBER
(UTOPIA B
ACKPLANE
E
NABLED
)................................35
3.10
10
MM
CSBGA P
IN
C
ONFIGURATION
........................................................................................................37
F
IGURE
3-1. 10
MM
CSBGA P
IN
C
ONFIGURATION
(TDM S
IGNALS
S
HOWN
).........................................................37
4.
PARALLEL PORT.....................................................................................................................................38
4.1
R
EGISTER
M
AP
..............................................................................................................................................38
T
ABLE
4-A. R
EGISTER
M
AP
S
ORTED BY
A
DDRESS
................................................................................................38
4.2
UTOPIA B
US
R
EGISTERS
..............................................................................................................................44
T
ABLE
4-B. UTOPIA R
EGISTER
M
AP
.....................................................................................................................44
5.
6.
SPECIAL PER-CHANNEL REGISTER OPERATION.........................................................................45
PROGRAMMING MODEL.......................................................................................................................47
F
IGURE
6-1. P
ROGRAMMING
S
EQUENCE
.................................................................................................................47
6.1
P
OWER
-U
P
S
EQUENCE
...................................................................................................................................48
6.1.1
Master Mode Register...........................................................................................................................48
6.2
I
NTERRUPT
H
ANDLING
..................................................................................................................................49
6.3
S
TATUS
R
EGISTERS
........................................................................................................................................49
6.4
I
NFORMATION
R
EGISTERS
.............................................................................................................................50
6.5
I
NTERRUPT
I
NFORMATION
R
EGISTERS
..........................................................................................................50
7.
CLOCK MAP ..............................................................................................................................................51
F
IGURE
7-1. C
LOCK
M
AP
(TDM M
ODE
).................................................................................................................51
8.
T1 FRAMER/FORMATTER CONTROL AND STATUS REGISTERS..............................................52
8.1
T1 C
ONTROL
R
EGISTERS
...............................................................................................................................52
相關(guān)PDF資料
PDF描述
DS2182 T1 Line Monitor
DS2182A T1 Line Monitor
DS2186 Transmit Line Interface
DS2187 Receive Line Interface
DS2188 T1/CEPT Jitter Attenuator
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
DS2156LN+ 功能描述:網(wǎng)絡(luò)控制器與處理器 IC T1/E1/J1 Transceiver TDM/UTOPIA II Intrfc RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
DS216 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Analog IC
DS2160 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Data Encryption Processor
DS21600 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Clock Rate Adapter
DS21600N 功能描述:時(shí)鐘發(fā)生器及支持產(chǎn)品 3.3/5V Clock Rate Adapter RoHS:否 制造商:Silicon Labs 類型:Clock Generators 最大輸入頻率:14.318 MHz 最大輸出頻率:166 MHz 輸出端數(shù)量:16 占空比 - 最大:55 % 工作電源電壓:3.3 V 工作電源電流:1 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:QFN-56
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