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參數(shù)資料
| 型號： | DS2156LN |
| 英文描述： | T1/E1/J1 Single-Chip Transceiver TDM/UTOPIA II Interface |
| 中文描述： | T1/E1/J1單芯片收發(fā)器，TDM/UTOPIA II接口 |
| 文件頁數(shù)： | 167/262頁 |
| 文件大小： | 1515K |
| 代理商： | DS2156LN |
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DS2156
167 of 262
24.
24.1 Description
The DS2156’s UTOPIA interface maps the ATM cells in a T1/E1 frame in the transmit direction as per
ATM Forum Specifications af-phy-0016.000 [1] and af-phy-0064.000 [2] and recovers them in the
receive direction from a similar mapping. In the receive direction, the cell delineation mechanism used
for finding ATM cell boundaries within a T1/E1 frame is performed as per ITU-T I.432 [4]. The terms
“physical layer (PHY)” and “l(fā)ine side” are used synonymously in this document and refer to the device
interface with the line side of the DS2156. The terms “ATM layer” and “system side” are used
synonymously and refer to the UTOPIA-II interface of the DS2156.
The transmit section receives cells from the ATM layer through the UTOPIA-II interface. It writes the
cells into a 4-cell-deep transmit FIFO that is used for rate decoupling. The FIFO’s depth is programmable
to two, three, or four ATM cells. The cells are mapped into the T1/E1 frame as per [1] and [2]. The
DS2156 can be configured to perform valid HEC insertion and payload scrambling.
The receive section delineates the cells from the data received from the PHY layer as per [4]. Once cells
are delineated, they are written into a 4-cell-deep receive FIFO used for rate decoupling. The receive
section interfaces with the ATM layer through the UTOPIA-II interface. It can also be configured to
perform payload descrambling and idle/unassigned cell filtering. Single-bit HEC error correction is also
supported.
UTOPIA BACKPLANE INTERFACE
24.1.1
1) ATM Forum “DS1 Physical Layer Specification,” af-phy-0016.000, September 1994
2) ATM Forum “E1 Physical Layer Specification,” af-phy-0064.000, September 1996
3) ATM Forum “UTOPIA Level 2 Specification,” Version 1.0, af-phy-0039.000, June 1995
4) B-ISDN User-Network Interface—Physical Layer Specification—ITU-T Recommendation I.432–
03/93
List of Applicable Standards
24.1.2
Acronyms and Definitions
ACRONYM
ATM
CRC
HEC
LCD
OAM
OCD
PMON
UTOPIA
DEFINITION
Asynchronous Transfer Mode
Cyclic Redundancy Check
Header Error Check
Loss-of-Cell Delineation
Operations Administration and Maintenance
Out-of-Loss Delineation
Performance Monitoring
Universal Test and Operations PHY Interface for ATM
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| DS2182 | T1 Line Monitor |
| DS2182A | T1 Line Monitor |
| DS2186 | Transmit Line Interface |
| DS2187 | Receive Line Interface |
| DS2188 | T1/CEPT Jitter Attenuator |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| DS2156LN+ | 功能描述:網(wǎng)絡(luò)控制器與處理器 IC T1/E1/J1 Transceiver TDM/UTOPIA II Intrfc RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
| DS216 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Analog IC |
| DS2160 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Data Encryption Processor |
| DS21600 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Clock Rate Adapter |
| DS21600N | 功能描述:時鐘發(fā)生器及支持產(chǎn)品 3.3/5V Clock Rate Adapter RoHS:否 制造商:Silicon Labs 類型:Clock Generators 最大輸入頻率:14.318 MHz 最大輸出頻率:166 MHz 輸出端數(shù)量:16 占空比 - 最大:55 % 工作電源電壓:3.3 V 工作電源電流:1 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:QFN-56 |
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