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參數(shù)資料
| 型號： | DS2156LN |
| 英文描述： | T1/E1/J1 Single-Chip Transceiver TDM/UTOPIA II Interface |
| 中文描述： | T1/E1/J1單芯片收發(fā)器，TDM/UTOPIA II接口 |
| 文件頁數(shù)： | 173/262頁 |
| 文件大小： | 1515K |
| 代理商： | DS2156LN |
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DS2156
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Figure 24-4 shows an example where the ATM must pause the data transmission, since it has no data
available (in this case, for three clock cycles). This is done by deasserting
UT-ENB
and (optionally)
setting UT-DATAx and UT-SOC into a high-impedance state. Polling can continue. In the last clock
cycle before restarting the transmission, the address “M” of the previously selected PHY is put on the
UT-ADDRx bus to reselect PHY M again.
Figure 24-4. Transmission to PHY Paused for Three Cycles
24.5.2
The DS2156 supports direct status mode per [3] for a maximum of four PHY ports connected to one
ATM layer. For each PHY port, the status signals UR-CLAV and UT-CLAV are permanently available
according to UTOPIA Level 1 specification. PHY devices with up to four PHY ports on-chip have up to
four UR-CLAV and up to four UT-CLAV status signals, one pair of UR-CLAV and UT-CLAV for each
PHY port.
Status signals and cell transfers are independent of each other. No address information is needed to obtain
status information. Address information must be valid only for selecting a PHY port prior to one or
multiple cell transfers. With respect to the status signals UR-CLAV and UT-CLAV, this mode of
operation corresponds to that of four individual PHY devices according to UTOPIA Level 1. With respect
to the cell transfer, this mode of operation corresponds to that as described in other parts of this
document. The ATM layer selects a PHY port for cell transfer by placing the desired port on the address
lines (UR-ADDRx, UT-ADDRx), while the enable signal (
UR-ENB
,
UT-ENB
) is deasserted. All PHY
ports examine only the value on the address lines for possible selection when the enable signal is
deasserted. In case the ATM suspends transmission for a specific PHY port during a cell transfer, no cells
to/from other PHY ports can be transferred during this time.
UTOPIA Side Transmit: Direct Status Mode (Multitransmit CLAV)
N
1F
N+1
1F
N-4
1F
M
1F
N+2
N+3
1F
1F
N
N+1
N-4
M
N+2
N+3
P31
P32
P33
P34
P35
P36
P38
P39
P37
1
2
3
4
5
6
7
8
9
10
11
12
13
UT-CLK
UT-ADDRx
UT-CLAV
UT-ENB
UT-DATAx
UT-SOC
CELL XMIT TO:
PHY M
POLLING
PHY M
PAUSE
XMIT
POLLING
SELECTION
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| DS2182 | T1 Line Monitor |
| DS2182A | T1 Line Monitor |
| DS2186 | Transmit Line Interface |
| DS2187 | Receive Line Interface |
| DS2188 | T1/CEPT Jitter Attenuator |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| DS2156LN+ | 功能描述:網(wǎng)絡(luò)控制器與處理器 IC T1/E1/J1 Transceiver TDM/UTOPIA II Intrfc RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
| DS216 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Analog IC |
| DS2160 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Data Encryption Processor |
| DS21600 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Clock Rate Adapter |
| DS21600N | 功能描述:時鐘發(fā)生器及支持產(chǎn)品 3.3/5V Clock Rate Adapter RoHS:否 制造商:Silicon Labs 類型:Clock Generators 最大輸入頻率:14.318 MHz 最大輸出頻率:166 MHz 輸出端數(shù)量:16 占空比 - 最大:55 % 工作電源電壓:3.3 V 工作電源電流:1 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:QFN-56 |
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