參數(shù)資料
型號(hào)： DS2156LN
英文描述： T1/E1/J1 Single-Chip Transceiver TDM/UTOPIA II Interface
中文描述： T1/E1/J1單芯片收發(fā)器，TDM/UTOPIA II接口
文件頁(yè)數(shù)： 6/262頁(yè)
文件大小： 1515K
代理商： DS2156LN
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DS2156
6 of 262
26.
BERT FUNCTION....................................................................................................................................200
S
TATUS
....................................................................................................................................................200
M
APPING
.................................................................................................................................................200
F
IGURE
26-1. S
IMPLIFIED
D
IAGRAM OF
BERT
IN
N
ETWORK
D
IRECTION
............................................................201
F
IGURE
26-2. S
IMPLIFIED
D
IAGRAM OF
BERT
IN
B
ACKPLANE
D
IRECTION
.........................................................201
26.3
BERT R
EGISTER
D
ESCRIPTIONS
.............................................................................................................202
26.4
BERT R
EPETITIVE
P
ATTERN
S
ET
............................................................................................................206
26.5
BERT B
IT
C
OUNTER
...............................................................................................................................207
26.6
BERT E
RROR
C
OUNTER
.........................................................................................................................208
26.1
26.2
27.
PAYLOAD ERROR-INSERTION FUNCTION (T1 MODE ONLY)..................................................210
T
ABLE
27-A. T
RANSMIT
E
RROR
-I
NSERTION
S
ETUP
S
EQUENCE
...........................................................................210
27.1
N
UMBER
-
OF
-E
RRORS
R
EGISTERS
............................................................................................................212
T
ABLE
27-B. E
RROR
I
NSERTION
E
XAMPLES
.........................................................................................................212
27.1.1
Number-of-Errors Left Register..........................................................................................................213
28.
INTERLEAVED PCM BUS OPERATION (IBO).................................................................................214
C
HANNEL
I
NTERLEAVE
...........................................................................................................................214
F
RAME
I
NTERLEAVE
................................................................................................................................214
F
IGURE
28-1. IBO E
XAMPLE
................................................................................................................................216
28.1
28.2
29.
EXTENDED SYSTEM INFORMATION BUS (ESIB).........................................................................217
F
IGURE
29-1. ESIB G
ROUP OF
F
OUR
DS2156
S
....................................................................................................217
30.
31.
PROGRAMMABLE BACKPLANE CLOCK SYNTHESIZER ..........................................................221
FRACTIONAL T1/E1 SUPPORT...........................................................................................................221
TDM B
ACKPLANE
M
ODE
........................................................................................................................221
UTOPIA B
ACKPLANE
M
ODE
..................................................................................................................222
31.1
31.2
32.
33.
USER-PROGRAMMABLE OUTPUT PINS..........................................................................................223
JTAG BOUNDARY SCAN ARCHITECTURE AND TEST ACCESS PORT ...................................224
D
ESCRIPTION
...........................................................................................................................................224
F
IGURE
33-1. JTAG F
UNCTIONAL
B
LOCK
D
IAGRAM
...........................................................................................224
F
IGURE
33-2. TAP C
ONTROLLER
S
TATE
D
IAGRAM
.............................................................................................227
33.2
I
NSTRUCTION
R
EGISTER
..........................................................................................................................227
T
ABLE
33-A. I
NSTRUCTION
C
ODES FOR
IEEE 1149.1 A
RCHITECTURE
................................................................228
SAMPLE/PRELOAD.........................................................................................................................................228
BYPASS.............................................................................................................................................................228
EXTEST.............................................................................................................................................................228
CLAMP..............................................................................................................................................................228
HIGHZ...............................................................................................................................................................228
IDCODE............................................................................................................................................................228
T
ABLE
33-B. ID C
ODE
S
TRUCTURE
......................................................................................................................229
T
ABLE
33-C. D
EVICE
ID C
ODES
...........................................................................................................................229
33.3
T
EST
R
EGISTERS
......................................................................................................................................229
33.4
B
OUNDARY
S
CAN
R
EGISTER
...................................................................................................................229
33.5
B
YPASS
R
EGISTER
...................................................................................................................................229
33.6
I
DENTIFICATION
R
EGISTER
.....................................................................................................................229
T
ABLE
33-D. B
OUNDARY
S
CAN
C
ONTROL
B
ITS
...................................................................................................230
33.1
34.
FUNCTIONAL TIMING DIAGRAMS...................................................................................................233
T1 M
ODE
.................................................................................................................................................233
34.1
相關(guān)PDF資料
PDF描述
DS2182 T1 Line Monitor
DS2182A T1 Line Monitor
DS2186 Transmit Line Interface
DS2187 Receive Line Interface
DS2188 T1/CEPT Jitter Attenuator
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
DS2156LN+ 功能描述:網(wǎng)絡(luò)控制器與處理器 IC T1/E1/J1 Transceiver TDM/UTOPIA II Intrfc RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
DS216 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Analog IC
DS2160 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Data Encryption Processor
DS21600 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Clock Rate Adapter
DS21600N 功能描述:時(shí)鐘發(fā)生器及支持產(chǎn)品 3.3/5V Clock Rate Adapter RoHS:否 制造商:Silicon Labs 類型:Clock Generators 最大輸入頻率:14.318 MHz 最大輸出頻率:166 MHz 輸出端數(shù)量:16 占空比 - 最大:55 % 工作電源電壓:3.3 V 工作電源電流:1 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:QFN-56
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