參數(shù)資料
型號： MX98742
英文描述： FEBC 100 Base Fast Ethernet Bridge Controller
中文描述： FEBC 100基地快速以太網(wǎng)橋控制器
文件頁數(shù)： 28/36頁
文件大小： 166K
代理商： MX98742
28
MX98745
P/N:PM0427
REV. 1.4, JUL. 8, 1998
T15
RSCLK0
T12
RXD[3:0]
RXDV
RXER
T14
Figure 9-2 Receive Signal Timing Relationships for MII mode
T11
T13
Symbol
T11
T12
T13
T14
T15
Description
RSCLK0 Period (Note 1)
RSCLK0 High Time
RSCLK0 Low Time
RXD[3:0]/RXDV/RXER Setup Time to RSCLK0 rising edge (Note 2)
RXD[3:0]/RXDV/RXER Hold Time to RSCLK0 rising edge (Note 2)
MIN.
40
10
7
10
10
MAX.
40
-
-
-
-
UNIT
ns
ns
ns
ns
ns
Note 1 : The accurate RSCLK frequency shall be 25 MHz
+/- 50 ppm.
Note 2 : The setup time of an MII signal relative to an MII
clock edge is defined as the length of time be-
tween when the signal exits and remains out of
the switching region and when the clock enters
the switching region. The hold time of an MII
signal relative to an MII clock edge is defined as
the length of time between when the clock exits
the switching region and when the signal enters
the switching region.
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