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參數資料
| 型號： | MT18VDVF6472DG-265XX |
| 元件分類： | DRAM |
| 英文描述： | 64M X 72 DDR DRAM MODULE, 0.75 ns, DMA184 |
| 封裝： | DIMM-184 |
| 文件頁數： | 22/38頁 |
| 文件大?。?/td> | 713K |
| 代理商： | MT18VDVF6472DG-265XX |
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PDF: 09005aef81c73825/Source: 09005aef81c73837
Micron Technology, Inc., reserves the right to change products or specifications without notice.
DVF18C64_128x72D_2.fm - Rev. A 8/05 EN
29
2003, 2004, 2005 Micron Technology, Inc. All rights reserved.
512MB, 1GB: (x72, DR) 184-Pin DDR VLP RDIMM
Register and PLL Specifications
Notes: 1. The timing and switching specifications for the register listed above are critical for proper
operation of DDR SDRAM registered DIMMs. These are meant to be a subset of the param-
eters for the specific device used on the module. Detailed information for this register is
available in JEDEC Standard JESD82.
2. Data inputs must be low a minimum time of tact max, after RESET# is taken HIGH.
3. Data and clock inputs must be held at valid levels (not floating) a minimum time of tinact
MAX, after RESET# is taken LOW.
4. For data signal input slew rate
≥ 1 V/ns.
5. For data signal input slew rate
≥ 0.5 V/ns and
< 1 V/ns.
6. CK, CK# signals input slew rate
≥ 1 V/ns.
Table 15:
Register Timing Requirements and Switching Characteristics
Note 1
Register
Symbol
Paramerter
Condition
0°C
≤ T
A ≤ +70°C
VDD = 2.5V ± 0.2V
Units
Notes
Min
Max
SSTL
(bit pattern
by JESD82-3
or JESD82-4
fclock
Clock Frequency
-
200
MHz
tpd
Clock to Output Time
30pF to GND and
50
Ω to VTT
1.1
2.8
ns
t
PHL
Reset to Output Time
-
5
ns
tw
Pulse Duration
CK, CK# HIGH or
LOW
2.5
-
ns
tact
Differential Inputs Active
Time
-22
ns
tinact
Differential Inputs Inactive
Time
-22
ns
tsu
Setup Time, Fast Slew Rate
Data Before CK
HIGH, CK# LOW
0.75
-
ns
Setup Time, Slow Slew Rate
0.9
-
ns
th
Hold Time, Fast Slew Rate
Data After CK
HIGH, CK# LOW
0.75
-
ns
Hold Time, Slow Slew Rate
0.9
-
ns
相關PDF資料 |
PDF描述 |
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參數描述 |
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