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參數(shù)資料
| 型號(hào)： | MQ80C32E-16SB |
| 廠商： | TEMIC SEMICONDUCTORS |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, 16 MHz, MICROCONTROLLER, CQFP44 |
| 文件頁(yè)數(shù)： | 16/431頁(yè) |
| 文件大?。?/td> | 5137K |
| 代理商： | MQ80C32E-16SB |
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112
7682C–AUTO–04/08
AT90CAN32/64/128
12.9.3
Output Compare Register A – OCR0A
The Output Compare Register A contains an 8-bit value that is continuously compared with the
counter value (TCNT0). A match can be used to generate an Output Compare interrupt, or to
generate a waveform output on the OC0A pin.
12.9.4
Timer/Counter0 Interrupt Mask Register – TIMSK0
Bit 7..2 – Reserved Bits
These are reserved bits for future use.
Bit 1 – OCIE0A: Timer/Counter0 Output Compare Match A Interrupt Enable
When the OCIE0A bit is written to one, and the I-bit in the Status Register is set (one), the
Timer/Counter0 Compare Match A interrupt is enabled. The corresponding interrupt is executed
if a compare match in Timer/Counter0 occurs, i.e., when the OCF0A bit is set in the
Timer/Counter 0 Interrupt Flag Register – TIFR0.
Bit 0 – TOIE0: Timer/Counter0 Overflow Interrupt Enable
When the TOIE0 bit is written to one, and the I-bit in the Status Register is set (one), the
Timer/Counter0 Overflow interrupt is enabled. The corresponding interrupt is executed if an
overflow in Timer/Counter0 occurs, i.e., when the TOV0 bit is set in the Timer/Counter 0 Inter-
rupt Flag Register – TIFR0.
12.9.5
Timer/Counter0 Interrupt Flag Register – TIFR0
Bit 1 – OCF0A: Output Compare Flag 0 A
The OCF0A bit is set (one) when a compare match occurs between the Timer/Counter0 and the
data in OCR0A – Output Compare Register0. OCF0A is cleared by hardware when executing
the corresponding interrupt handling vector. Alternatively, OCF0A is cleared by writing a logic
one to the flag. When the I-bit in SREG, OCIE0A (Timer/Counter0 Compare match Interrupt
Enable), and OCF0A are set (one), the Timer/Counter0 Compare match Interrupt is executed.
Bit 0 – TOV0: Timer/Counter0 Overflow Flag
The bit TOV0 is set (one) when an overflow occurs in Timer/Counter0. TOV0 is cleared by hard-
ware when executing the corresponding interrupt handling vector. Alternatively, TOV0 is cleared
by writing a logic one to the flag. When the SREG I-bit, TOIE0 (Timer/Counter0 Overflow Inter-
rupt Enable), and TOV0 are set (one), the Timer/Counter0 Overflow interrupt is executed. In
phase correct PWM mode, this bit is set when Timer/Counter0 changes counting direction at
0x00.
Bit
7
6
5
4
3
2
1
0
OCR0A[7:0]
OCR0
Read/Write
R/W
Initial Value
0
Bit
7
6
5
4
3
2
1
0
–
OCIE0A
TOIE0
TIMSK0
Read/Write
R
R/W
Initial Value
0
Bit
7
6
5
4
3
2
1
0
–
OCF0A
TOV0
TIFR0
Read/Write
R
R/W
Initial Value
0
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MS80C51T-16D | 8-BIT, MROM, 16 MHz, MICROCONTROLLER, PQCC44 |
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| MR80C52CXXX-16:D | 8-BIT, MROM, 16 MHz, MICROCONTROLLER, CQCC44 |
| MC80C32E-25P883 | 8-BIT, 25 MHz, MICROCONTROLLER, CDIP40 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| MQ82380-20/R | 制造商:Rochester Electronics LLC 功能描述: |
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