參數(shù)資料
型號： MPC565MZP56R2
廠商： MOTOROLA INC
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 56 MHz, RISC MICROCONTROLLER, PBGA388
封裝： 27 X 27 MM, 1 MM PITCH, PLASTIC, MO-151AAL-1, BGA-388
文件頁數(shù)： 874/1387頁
文件大?。?/td> 18462K
代理商： MPC565MZP56R2
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13-30
MPC565/MPC566 Reference Manual
MOTOROLA
Programming the QADC64E Registers
2 CCW entry. The RESUME bit in QACR2 allows the software to select where
queue 2 begins after suspension. By choosing to re-execute all of the suspended
queue 2 queue and sub-queue CCWs, all of the samples are guaranteed to have been
taken during the same scan pass. However, a high trigger event rate for queue 1 can
prohibit the completion of queue 2. If this occurs, the software may choose to begin
execution of queue 2 with the aborted CCW entry.
Software can change the queue operating mode to disabled mode. Any conversion
in progress for that queue is aborted. Putting a queue into the disabled mode does
not power down the converter.
Software can change the queue operating mode to another valid mode. Any
conversion in progress for that queue is aborted. The queue restarts at the beginning
of the queue, once an appropriate trigger event occurs.
For low power operation, software can set the stop mode bit to prepare the module
for a loss of clocks. The QADC64E aborts any conversion in progress when the stop
mode is entered.
When the freeze enable bit is set by software and the IMB internal FREEZE line is
asserted, the QADC64E freezes at the end of the conversion in progress. When
internal FREEZE is negated, the QADC64E resumes queue execution beginning
with the next CCW entry. Refer to Section 13.4.7, “Configuration And Control
using the IMB Interface” for more information.
MSB
0
12
3456
789
10
11
12
13
14
LSB
15
RESERVED
P
REF
IST
CHAN[6:0]
RESET:
U
UUUU
UU
U
Figure 13-17. CCW — Conversion Command Word Table
0x30 4A00 – 0x30 4A7F, 0x30 4E00 – 0x30 4E7F
Table 13-17. CCW Bit Descriptions
Bit(s)
Name
Description
0:5
—
Reserved
6
P
Pause — The pause bit allows software to create sub-queues within queue 1 and queue 2.
The QADC64E performs the conversion specified by the CCW with the pause bit set, and
then the queue enters the pause state. Another trigger event causes execution to continue
from the pause to the next CCW
0 Do not enter the pause state after execution of the current CCW
1 Enter the pause state after execution of the current CCW
NOTE: The pause bit will not cause the queue to pause in the software controlled modes
or external gated modes.
相關(guān)PDF資料
PDF描述
MPC565CVR56 32-BIT, FLASH, 56 MHz, RISC MICROCONTROLLER, PBGA388
MPC60333 32-BIT, 33.33 MHz, RISC PROCESSOR, CQFP240
MPC603CQ50 32-BIT, 50 MHz, RISC PROCESSOR, CQFP240
MPC60340 32-BIT, 40 MHz, RISC PROCESSOR, CQFP240
MPC603CQ40 32-BIT, 40 MHz, RISC PROCESSOR, CQFP240
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參數(shù)描述
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