參數(shù)資料
型號： MPC565MZP56R2
廠商： MOTOROLA INC
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 56 MHz, RISC MICROCONTROLLER, PBGA388
封裝： 27 X 27 MM, 1 MM PITCH, PLASTIC, MO-151AAL-1, BGA-388
文件頁數(shù)： 510/1387頁
文件大?。?/td> 18462K
代理商： MPC565MZP56R2
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3-56
MPC565/MPC566 Reference Manual
MOTOROLA
Operating Environment Architecture (OEA)
Notice that, in contrast to some other MPC500 processors, the RCPU generates a software
emulation exception, rather than a program exception, when an attempt is made to execute
any unimplemented instruction. This includes all illegal instructions and optional
instructions not implemented in the RCPU.
The register settings for program exceptions are shown in Table 3-30.
When a program exception is taken, instruction execution resumes at offset 0x0700 from
the physical base address indicated by MSR[IP].
3.15.4.8 Floating-Point Unavailable Exception (0x0800)
A floating-point unavailable exception occurs when no higher priority exception exists, an
attempt is made to execute a floating-point instruction (including floating-point load, store,
and move instructions), and the floating-point available bit in the MSR is disabled,
(MSR[FP] = 0).
Table 3-30. Register Settings Following Program Exception
Register
Bits
Setting Description
Save/Restore Register 0 (SRR0) 1
1 If the exception occurs during a data access in “Decompression On” mode, the SRR0 register will contain the address
of the Load/Store instruction in compressed format. If the exception occurs during an instruction fetch in
“Decompression On” mode, the SRR0 register will contain an indeterminate value.
All
Contains the effective address of the excepting instruction
Save/Restore Register 1 (SRR1) 2
2 Only one of bits 11, 13, and 14 can be set.
[0:10]
Cleared to 0
11
Set for a floating-point enabled program exception; otherwise
cleared.
12
Cleared to 0.
13
Set for a privileged instruction program exception; otherwise
cleared.
14
Set for a trap program exception; otherwise cleared.
15
Cleared to 0 if SRR0 contains the address of the instruction
causing the exception, and set if SRR0 contains the address of
a subsequent instruction.
[16:31]
Loaded from bits [16:31] of MSR. In the current implementation,
bit 30 of the SRR1 is never cleared, except by loading a zero
value from MSR[RI].
Machine State Register (MSR)
IP
No change
ME
No change
LE
Set to value of ILE bit prior to the exception
DCMPEN
This bit is set according to
(BBCMCR[EN_COMP] & BBCMCR[EXC_COMP])
Other
Cleared to 0
相關(guān)PDF資料
PDF描述
MPC565CVR56 32-BIT, FLASH, 56 MHz, RISC MICROCONTROLLER, PBGA388
MPC60333 32-BIT, 33.33 MHz, RISC PROCESSOR, CQFP240
MPC603CQ50 32-BIT, 50 MHz, RISC PROCESSOR, CQFP240
MPC60340 32-BIT, 40 MHz, RISC PROCESSOR, CQFP240
MPC603CQ40 32-BIT, 40 MHz, RISC PROCESSOR, CQFP240
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參數(shù)描述
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