參數(shù)資料
型號： MPC565MZP56R2
廠商： MOTOROLA INC
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 56 MHz, RISC MICROCONTROLLER, PBGA388
封裝： 27 X 27 MM, 1 MM PITCH, PLASTIC, MO-151AAL-1, BGA-388
文件頁數(shù)： 737/1387頁
文件大?。?/td> 18462K
代理商： MPC565MZP56R2
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9-38
MPC565/MPC566 Reference Manual
MOTOROLA
Bus Operations
Transfer attributes signals include RD/WR,BURST, TSIZ[0:1], AT[0:3], STS,and BDIP.
With the exception of the BDIP, these signals are available at the same time as the address
bus.
9.5.8.1
Transfer Start
This signal (TS) indicates the beginning of a transaction on the bus addressing a slave
device. This signal should be asserted by a master only after the ownership of the bus was
granted by the arbitration protocol. This signal is asserted for the first cycle of the
transaction only and is negated in successive clock cycles until the end of the transaction.
The master should three-state this signal when it relinquishes the bus to avoid contention
between two or more masters in this line. This situation indicates that an external pull-up
resistor should be connected to the TS signal to avoid having a slave recognize this signal
as asserted when no master drives it. Refer to Figure 9-25.
9.5.8.2
Address Bus
The address bus consists of 32 bits, with ADDR0 the most significant bit and ADDR31 the
least significant bit. Only 24 bits (ADDR[8:31]) are available external to the MPC565. The
bus is byte-addressable, so each address can address one or more bytes. The address and its
attributes are driven on the bus with the transfer start signal and kept valid until the bus
master receives the transfer acknowledge signal from the slave. To distinguish the
individual byte, the slave device must observe the TSIZ signals.
9.5.8.3
Read/Write
A high value on the RD/WR line indicates a read access. A low value indicates a write
access.
9.5.8.4
Burst Indicator
BURST is driven by the bus master at the beginning of the bus cycle along with the address
to indicate that the transfer is a burst transfer.
The MPC565/MPC566 supports a non-wrapping, 8-beat maximum (with 32-bit port),
critical word first burst type. The maximum burst size is 32 bytes. For a 16-bit port, the
burst includes 16 beats. For an 8-bit port, the burst includes 32 beats at most.
NOTE
Eight- and 16-bit ports must be controlled by the memory
controller.
The actual size of the burst is determined by the address of the starting word of the burst.
相關(guān)PDF資料
PDF描述
MPC565CVR56 32-BIT, FLASH, 56 MHz, RISC MICROCONTROLLER, PBGA388
MPC60333 32-BIT, 33.33 MHz, RISC PROCESSOR, CQFP240
MPC603CQ50 32-BIT, 50 MHz, RISC PROCESSOR, CQFP240
MPC60340 32-BIT, 40 MHz, RISC PROCESSOR, CQFP240
MPC603CQ40 32-BIT, 40 MHz, RISC PROCESSOR, CQFP240
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參數(shù)描述
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