參數(shù)資料
型號： MPC565MZP56R2
廠商： MOTOROLA INC
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 56 MHz, RISC MICROCONTROLLER, PBGA388
封裝： 27 X 27 MM, 1 MM PITCH, PLASTIC, MO-151AAL-1, BGA-388
文件頁數(shù)： 770/1387頁
文件大小： 18462K
代理商： MPC565MZP56R2
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10-6
MPC565/MPC566 Reference Manual
MOTOROLA
Memory Controller Architecture
NOTE
When an external master accesses a slave on the bus, the
internal AT[0:2] lines reaching the memory controller are
forced to 100.
10.2.5 Burst Support
The memory controller supports burst accesses of external burstable memory. To enable
bursts, clear the burst inhibit (BI) bit in the appropriate base register. Burst support is for
read only.
Bursts can be four or eight beats depending on the value of the BURST_EN bit in the
SIUMCR register and the BL bit in the BR register. That is, the memory controller executes
up to eight one-word accesses, but when a modulo eight limit is reached, the burst is
terminated (even if fewer than eight words have been accessed).
When the SIU initiates a burst access, if no match is found in any of the memory
controller’s regions then a burst access is initiated to the external bus. The termination of
each beat for this access is externally controlled.
To support different types of memory devices, the memory controller supports two types of
timing for the BDIP signal: normal and late.
NOTE
The BDIP pin itself is controlled by the external bus interface
logic. Refer to Figure 9-13 and Figure 9-14 in Chapter 9,
If the memory controller is used to support an external master accessing an external device
with bursts, the BDIP input pin is used to indicate to the memory controller when the burst
is terminated.
For addition details, refer to Section 9.5.4, “Burst Transfer."
10.2.6 Reduced Data Setup Time
In order to meet timing requirements when interfacing to external memories, the data setup
time can be reduced. This mode can be selected by programming the BRx registers. Thus
there is flexibility in how each region can be configured to operate. The operation mode
will be determined dynamically according to a particular access type. This means that for
a memory region with the reduced setup time mode enabled, the mode will automatically
switch to disabled when there is no requirement for the reduced setup time, (e.g., a back to
back load store access). For a new access with burst length more than 1, the operation mode
will be automatically switched back to the reduced setup time mode.
相關(guān)PDF資料
PDF描述
MPC565CVR56 32-BIT, FLASH, 56 MHz, RISC MICROCONTROLLER, PBGA388
MPC60333 32-BIT, 33.33 MHz, RISC PROCESSOR, CQFP240
MPC603CQ50 32-BIT, 50 MHz, RISC PROCESSOR, CQFP240
MPC60340 32-BIT, 40 MHz, RISC PROCESSOR, CQFP240
MPC603CQ40 32-BIT, 40 MHz, RISC PROCESSOR, CQFP240
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
MPC566 制造商:未知廠家 制造商全稱:未知廠家 功能描述:NEXUS Debugger and Trace for PowerPC
MPC5668E 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:MPC5668x Microcontroller Data Sheet
MPC5668G 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:MPC5668x Microcontroller Data Sheet
MPC5668GF0AVMG 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:MPC5668x Microcontroller Data Sheet
MPC5668GF0AVMGR 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:MPC5668x Microcontroller Data Sheet
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