參數(shù)資料
型號： MPC563MZP66R2
廠商： MOTOROLA INC
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 66 MHz, RISC MICROCONTROLLER, PBGA388
封裝： 27 X 27 MM, 1 MM PITCH, PLASTIC, MO-151, BGA-388
文件頁數(shù)： 924/1496頁
文件大小： 20425K
代理商： MPC563MZP66R2
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MOTOROLA
Chapter 13. QADC64E Legacy Mode Operation
13-9
Programming the QADC64E Registers
13.3.1.1 Low Power Stop Mode
When the STOP bit in the QADCMCR is set, the QADC64E clock (QCLK) which clocks
the A/D converter, is disabled and the analog circuitry is powered down. This results in a
static, low power consumption, idle condition. The stop mode aborts any conversion
sequence in progress. Because the bias currents to the analog circuits are turned off in stop
mode, the QADC64E requires some recovery time (T
SR
Characteristics”) to stabilize the analog circuits after the stop enable bit is cleared.
In stop mode:
BIU state machine and logic do not shut down
The CCW and result is not reset and is not accessible
The module configuration register (QADCMCR), the interrupt register
(QADCINT), and the test register (QADCTEST) are fully accessible and are not
reset
The data direction register (DDRQA), port data register (PORTQA/PORTQB), and
control register 0 (QACR0) are not reset and are read-only accessible
Control register 1 (QACR1), control register 2 (QACR2), and the status registers
(QASR0 and QASR1) are reset and are read-only accessible
In addition, the periodic/interval timer is held in reset during stop mode
If the STOP bit is clear, stop mode is disabled.
13.3.1.2 Freeze Mode
Freeze mode occurs when the background debug mode is enabled in the USIU and a
breakpoint is encountered. This is indicated by the assertion of the internal FREEZE line
on the IMB3. The FRZ bit in the QADCMCR determines whether or not the QADC64E
responds to an IMB3 internal FREEZE signal assertion. Freeze is very useful when
debugging an application.
When the internal FREEZE signal is asserted and the FRZ bit is set, the QADC64E finishes
any conversion in progress and then freezes.
8
SUPV
Supervisor/Unrestricted Data Space. Refer to Section 13.3.1.4, “Supervisor/Unrestricted
Address Space,” and Table 13-6 for more information.
0 = Only the module configuration register, test register, and interrupt register are designated as
supervisor-only data space. Access to all other locations is unrestricted.
1 = All QADC64E registers and CCW/result tables are designated as supervisor-only data space.
9:15
—
Reserved. Write as zeros.
Table 13-5. QADCMCR Bit Descriptions (continued)
Bits
Name
Description
相關PDF資料
PDF描述
MPC564MVR56R2 32-BIT, FLASH, 56 MHz, RISC MICROCONTROLLER, PBGA388
MPC561MZP56R2 32-BIT, FLASH, 56 MHz, RISC MICROCONTROLLER, PBGA388
MPC561MZP66 32-BIT, 66 MHz, RISC MICROCONTROLLER, PBGA388
MPC563CZP40 32-BIT, FLASH, 40 MHz, RISC MICROCONTROLLER, PBGA388
MPC564MZP56 32-BIT, FLASH, 56 MHz, RISC MICROCONTROLLER, PBGA388
相關代理商/技術參數(shù)
參數(shù)描述
MPC564 制造商:未知廠家 制造商全稱:未知廠家 功能描述:NEXUS Debugger and Trace for PowerPC
MPC5642A 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Qorivva MPC5642A Microcontroller
MPC5643L 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:MPC5643L Microcontroller Data Sheet
MPC5643L_11 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:High-performance e200z4d dual core
MPC5643L_12 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Qorivva Microcontroller
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