參數(shù)資料
型號(hào)： MPC563MZP66R2
廠商： MOTOROLA INC
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 66 MHz, RISC MICROCONTROLLER, PBGA388
封裝： 27 X 27 MM, 1 MM PITCH, PLASTIC, MO-151, BGA-388
文件頁數(shù)： 1346/1496頁
文件大?。?/td> 20425K
代理商： MPC563MZP66R2
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MOTOROLA
Chapter 19. Time Processor Unit 3
19-5
TPU Operation
as two 16-bit words. The 32-bit value is read-coherent only if both 16-bit portions are
updated at the same time, and write-coherent only if both portions take effect at the same
time. Parameter RAM hardware supports coherent access of two adjacent 16-bit
parameters. The host CPU must use a long-word operation to guarantee coherency.
19.3.6
Emulation Support
Although factory-programmed time functions can perform a wide variety of control tasks,
they may not be ideal for all applications. The TPU3 provides emulation capability that
allows the development of new time functions. Emulation mode is entered by setting the
EMU bit in TPUMCR. In emulation mode, an auxiliary bus connection is made between
the DPTRAM and the TPU3, and access to DPTRAM via the intermodule bus is disabled.
A 9-bit address bus, a 32-bit data bus, and control lines transfer information between the
modules. To ensure exact emulation, DPTRAM module access timing remains consistent
with access timing of the TPU microcode ROM control store.
To support changing TPU application requirements, Motorola has established a TPU
function library. The function library is a collection of TPU functions written for easy
assembly in combination with each other or with custom functions. Refer to Motorola
Programming Note, Using the TPU Function Library and TPU Emulation Mode
(TPUPN00/D) for information about developing custom functions and accessing the TPU
function library. Refer to General TPU C Functions for the MPC500 Family (AN2360/D)
for more information about TPU functions in general and the TPU Literature Package
(TPULITPAK/D) for more information about specific functions.
19.3.7
TPU3 Interrupts
Each of the TPU3 channels can generate an interrupt service request. Interrupts for each
channel must be enabled by writing to the appropriate control bit in the channel interrupt
enable register (CIER). The channel interrupt status register (CISR) contains one interrupt
status flag per channel. Time functions set the flags. Setting a flag bit causes the TPU3 to
make an interrupt service request if the corresponding channel interrupt enable bit is set.
The TPU3 can generate one of 32 possible interrupt request levels on the IMB3. The value
driven onto IRQ[7:0] represents the interrupt level programmed in the IRL field of the TPU
interrupt configuration register (TICR). Under the control of the ILBS bits in the ICR, each
interrupt request level is driven during one of four different time-multiplexed time slots,
with eight levels communicated per time slot. No hardware priority is assigned to
interrupts. Furthermore, if more than one source on a module requests an interrupt at the
same level, the system software must assign a priority to each source requesting at that
level. Figure 19-2 displays the interrupt level scheme.
相關(guān)PDF資料
PDF描述
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MPC561MZP66 32-BIT, 66 MHz, RISC MICROCONTROLLER, PBGA388
MPC563CZP40 32-BIT, FLASH, 40 MHz, RISC MICROCONTROLLER, PBGA388
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