參數(shù)資料
型號(hào)： MPC563MZP66R2
廠商： MOTOROLA INC
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 66 MHz, RISC MICROCONTROLLER, PBGA388
封裝： 27 X 27 MM, 1 MM PITCH, PLASTIC, MO-151, BGA-388
文件頁數(shù)： 714/1496頁
文件大?。?/td> 20425K
代理商： MPC563MZP66R2
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7-2
MPC561/MPC563 Reference Manual
MOTOROLA
Reset Operation
frequency, PLL multiplication factor, and the PITRTCLK and TMBCLK clock sources. In
addition, the MPC561/MPC563 asserts the SRESET and HRESET pins at the rising edge
of PORESET.
The PORESET pin should be asserted for a minimum time of 100,000 of clock oscillator
cycles after a valid level has been reached on the KAPWR supply. After detecting the
assertion of PORESET, the MPC561/MPC563 remains in the power-on reset state until the
last of the following two events occurs:
The Internal PLL enters the lock state and the system clock is active.
The PORESET pin is negated.
If limp mode is enabled, the internal PLL is not required to be locked before the chip exits
power-on reset.
The internal MODCK[1:3] values are sampled at the rising edge of PORESET. After
exiting the power-on reset state, the MPC561/MPC563 continues to drive the HRESET and
SRESET pins for 512 system clock cycles. When the timer expires (after 512 cycles), the
configuration is sampled from data bus pins, if required (see Section 7.5.1, “Hard Reset
Configuration”) and the MPC561/MPC563 stops driving the HRESET and SRESET pins.
The PORESET pin has a glitch detector to ensure that low spikes of less than 20 ns are
rejected. The internal PORESET signal asserts only if the PORESET pin asserts for more
than 100 ns.
7.1.2
Hard Reset
HRESET (hard reset) is an active low, bidirectional I/O pin. The MPC561/MPC563 can
detect an external assertion of HRESET only if it occurs while the MPC561/MPC563 is not
asserting HRESET.
When the MPC561/MPC563 detects assertion of the external HRESET pin or a cause to
assert the internal HRESET line is detected, the chip starts to drive the HRESET and
SRESET for 512 cycles. When the timer expires (after 512 cycles) the configuration is
sampled from data pins (refer to Section 7.5.1, “Hard Reset Configuration”) and the chip
stops driving the HRESET and SRESET pins. An external pull-up resistor should drive the
HRESET and SRESET pins high. After detecting the negation of HRESET or SRESET, the
MPC561/MPC563 waits 16 clock cycles before testing the presence of an external hard or
soft reset.
The HRESET pin has a glitch detector to ensure that low spikes of less than 20 ns are
rejected. The internal HRESET will be asserted only if HRESET is asserted for more than
100 ns.
The HRESET is an open collector type pin.
相關(guān)PDF資料
PDF描述
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