參數(shù)資料
型號： MPC563MZP66R2
廠商： MOTOROLA INC
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 66 MHz, RISC MICROCONTROLLER, PBGA388
封裝： 27 X 27 MM, 1 MM PITCH, PLASTIC, MO-151, BGA-388
文件頁數(shù)： 1441/1496頁
文件大?。?/td> 20425K
代理商： MPC563MZP66R2
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MOTOROLA
Chapter 23. Development Support
23-3
Program Flow Tracking
When the VSYNC indication is asserted, all fetch cycles marked with the program trace
cycle attribute are made visible on the external bus. These cycles can generate regular bus
cycles (address phase and data phase) when the instructions reside only in one of the
external devices. Or, they can generate address-only cycles when the instructions reside in
one of the internal devices (internal memory, etc.).
When VSYNC is asserted, some performance degradation is expected due to the additional
external bus cycles. However, since this performance degradation is expected to be very
small, it is possible to program the machine to show all indirect flow changes. In this way,
the machine will always perform the additional external bus cycles and maintain exactly
the same behavior both when VSYNC is asserted and when it is negated. For more
The status pins are divided into two groups and one special case listed in the following
sections.
23.1.1.1 Instruction Queue Status Pins — VF [0:2]
Instruction queue status pins denote the type of the last fetched instruction or how many
instructions were flushed from the instruction queue. These status pins are used for both
functions because queue flushes only happen in clocks that there is no fetch type
information to be reported.
Possible instruction types are defined in Table 23-1.
Table 23-1. VF Pins Instruction Encodings
VF[0:2]
Instruction Type
VF Next Clock Will Hold
000
None
More instruction type information
001
Sequential
More instruction type information
010
Branch (direct or indirect) not taken
More instruction type information
011
VSYNC was asserted/negated and therefore the next
instruction will be marked with the indirect
change-of-flow attribute
More instruction type information
100
Exception taken — the target will be marked with the
indirect change-of-flow attribute
Queue flush information 1
1 Unless next clock VF=111. See below.
101
Branch indirect taken, rfi, mtmsr, isync and in some
cases mtspr to CMPA-F, ICTRL, ECR, or DER — the
target will be marked with the indirect change-of-flow
attribute 2
2 The sequential instructions listed here affect the machine in a manner similar to indirect branch instructions. Refer
Queue flush information1
110
Branch direct taken
Queue flush information1
111
Branch (direct or indirect) not taken
Queue flush information1
相關(guān)PDF資料
PDF描述
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