參數(shù)資料
型號： MPC563MZP66R2
廠商： MOTOROLA INC
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 66 MHz, RISC MICROCONTROLLER, PBGA388
封裝： 27 X 27 MM, 1 MM PITCH, PLASTIC, MO-151, BGA-388
文件頁數(shù)： 603/1496頁
文件大?。?/td> 20425K
代理商： MPC563MZP66R2
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3-52
MPC561/MPC563 Reference Manual
MOTOROLA
Operating Environment Architecture (OEA)
of an external IRQ signal, by a USIU timer, or by an internal chip peripheral. Refer to
Section 6.1.4, “Enhanced Interrupt Controller,” for more information on the interrupt
controller.
The interrupt may be delayed by other higher priority exceptions or if the MSR[EE] bit is
cleared when the exception occurs. MSR[EE] is automatically cleared by hardware to
disable external interrupts when any exception is taken.
Upon detecting an external interrupt, the processor assigns it to the instruction at the head
of the history buffer (after retiring all instructions that are ready to retire).
The enhanced interrupt controller mode is available for interrupt-driven applications on
MPC561/MPC563. It allows the single external interrupt exception vector 0x500 to be split
into up to 48 different vectors corresponding to 48 interrupt sources to speed up interrupt
processing. It also supports a low priority source masking feature in hardware to handle
nested interrupts more easily. See Section 6.1.4, “Enhanced Interrupt Controller,” and
The register settings for the external interrupt exception are shown in Table 3-26.
When an external interrupt is taken, instruction execution resumes at offset 0x00500 from
the physical base address indicated by MSR[IP].
3.15.4.6 Alignment Exception (0x00600)
The following conditions cause an alignment exception:
The operand of a floating-point load or store instruction is not word-aligned.
Table 3-26. Register Settings following External Interrupt
Register
Bits
Setting Description
Save/Restore Register 0 (SRR0) 1
1 If the exception occurs during an instruction fetch in Decompression On mode, the SRR0 register will contain an
address in compressed format.
All
Set to the effective address of the instruction that the processor would
have attempted to execute next if no interrupt conditions were present.
Save/Restore Register 1 (SRR1)
[0:15]
Cleared to 0
[16:31]
Loaded from bits [16:31] of MSR. In the current implementation, bit 30
of the SRR1 is never cleared, except by loading a zero value from
MSR[RI]
Machine State Register (MSR)
IP
No change
ME
No change
LE
Set to value of ILE bit prior to the exception
DCMPEN This bit is set according to (BBCMCR[EN_COMP] AND
BBCMCR[EXC_COMP])
Other
Cleared to 0
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