參數(shù)資料
型號(hào)： MPC563MZP66R2
廠商： MOTOROLA INC
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 66 MHz, RISC MICROCONTROLLER, PBGA388
封裝： 27 X 27 MM, 1 MM PITCH, PLASTIC, MO-151, BGA-388
文件頁數(shù)： 1124/1496頁
文件大?。?/td> 20425K
代理商： MPC563MZP66R2
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MOTOROLA
Chapter 15. Queued Serial Multi-Channel Module
15-23
Queued Serial Peripheral Interface
15.6.2
QSPI RAM
The QSPI contains a 160-byte block of dual-ported static RAM that can be accessed by both
the QSPI and the CPU. Because of this dual access capability, up to two wait states may be
inserted into CPU access time if the QSPI is in operation.
The size and type of access of the QSPI RAM by the CPU affects the QSPI access time.
The QSPI allows byte, half-word, and word accesses. Only word accesses of the RAM by
the CPU are coherent because these accesses are an indivisible operation. If the CPU makes
a coherent access of the QSPI RAM, the QSPI cannot access the QSPI RAM until the CPU
is finished. However, a word or misaligned word access is not coherent because the CPU
must break its access of the QSPI RAM into two parts, which allows the QSPI to access the
QSPI RAM between the two accesses by the CPU.
The RAM is divided into three segments: receive data RAM, transmit data RAM, and
command data RAM. Receive data is information received from a serial device external to
the MCU. Transmit data is information stored for transmission to an external device.
Command data defines transfer parameters. Figure 15-16 shows RAM organization.
9
MODF
Mode fault flag. The QSPI asserts MODF when the QSPI is in master mode (MSTR = 1) and the
SS input pin is negated by an external driver. Refer to Section 15.6.8, “Mode Fault” for more
information.
0 Normal operation
1 Another SPI node requested to become the network SPI master while the QSPI was enabled
in master mode (SS input taken low).
10
HALTA
Halt acknowledge flag. HALTA is set when the QSPI halts in response to setting the HALT bit in
SPCR3. HALTA is also set when the IMB3 FREEZE signal is asserted, provided the FRZ1 bit in
the QSMCMMCR is set. To prevent undefined operation, no modification should be made to any
QSPI control registers or RAM while the QSPI is halted.
If HMIE in SPCR3 is set the QSPI sends interrupt requests to the CPU when HALTA is asserted.
0 QSPI is not halted.
1 QSPI is halted
11:15
CPTQP
Completed queue pointer. CPTQP points to the last command executed. It is updated when the
current command is complete. When the first command in a queue is executing, CPTQP contains
either the reset value 0x0 or a pointer to the last command completed in the previous queue.
If the QSPI is halted, CPTQP may be used to determine which commands have not been
executed. The CPTQP may also be used to determine which locations in the receive data
segment of the QSPI RAM contain valid received data.
Table 15-18. SPSR Bit Descriptions (continued)
Bits
Name
Description
相關(guān)PDF資料
PDF描述
MPC564MVR56R2 32-BIT, FLASH, 56 MHz, RISC MICROCONTROLLER, PBGA388
MPC561MZP56R2 32-BIT, FLASH, 56 MHz, RISC MICROCONTROLLER, PBGA388
MPC561MZP66 32-BIT, 66 MHz, RISC MICROCONTROLLER, PBGA388
MPC563CZP40 32-BIT, FLASH, 40 MHz, RISC MICROCONTROLLER, PBGA388
MPC564MZP56 32-BIT, FLASH, 56 MHz, RISC MICROCONTROLLER, PBGA388
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
MPC564 制造商:未知廠家 制造商全稱:未知廠家 功能描述:NEXUS Debugger and Trace for PowerPC
MPC5642A 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Qorivva MPC5642A Microcontroller
MPC5643L 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:MPC5643L Microcontroller Data Sheet
MPC5643L_11 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:High-performance e200z4d dual core
MPC5643L_12 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Qorivva Microcontroller
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