參數(shù)資料
型號： MPC563MZP66R2
廠商： MOTOROLA INC
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 66 MHz, RISC MICROCONTROLLER, PBGA388
封裝： 27 X 27 MM, 1 MM PITCH, PLASTIC, MO-151, BGA-388
文件頁數(shù)： 1362/1496頁
文件大?。?/td> 20425K
代理商： MPC563MZP66R2
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19-20
MPC561/MPC563 Reference Manual
MOTOROLA
Programming Model
19.4.11
TPU3 Module Configuration Register 2 (TPUMCR2)
Table 19-17. CISR Bit Descriptions
Bits
Name
Description
0:15
CH[15:0]
Channel interrupt status
0 Channel interrupt not asserted
1 Channel interrupt asserted
MSB
01
23456
7
8
9
10
11
12
13
14
LSB
15
Field
—
DIV2
SOFTRST
ETBANK
FPSCK
T2CF DTPU
SRESET
0000_0000_0000_0000
Addr
0x30 4028 (TPU_A), 0x30 4428 (TPU_B)
Figure 19-21. TPUMCR2 — TPU Module Configuration Register 2
Table 19-18. TPUMCR2 Bit Descriptions
Bits
Name
Description
0:6
—
Reserved
7
DIV2
Divide by 2 control. When asserted, the DIV2 bit, along with the TCR1P bit and the PSCK bit in
the TPUMCR, determines the rate of the TCR1 counter in the TPU3. If set, the TCR1 counter
increments at a rate of two system clocks. If negated, TCR1 increments at the rate determined
by control bits in the TCR1P and PSCK fields.
0 TCR1 increments at rate determined by control bits in the TCR1P and PSCK fields of the
TPUMCR register
1 Causes TCR1 counter to increment at a rate of the system clock divided by two
8
SOFT RST Soft reset. The TPU3 performs an internal reset when both the SOFT RST bit in the TPUMCR2
and the STOP bit in TPUMCR are set. The CPU must write zero to the SOFT RST bit to bring the
TPU3 out of reset. The SOFT RST bit must be asserted for at least nine clocks.
0 Normal operation
1 Puts TPU3 in reset until bit is cleared
NOTE: Do not attempt to access any other TPU3 registers when this bit is asserted. When this
bit is asserted, it is the only accessible bit in the register.
9:10
ETBANK
Entry table bank select. This field determines the bank where the microcoded entry table is
situated. After reset, this field is 0b00. This control bit field is write once after reset. ETBANK is
used when the microcode contains entry tables not located in the default bank 0. To execute the
ROM functions on this MCU, ETBANK[1:0] must be 00. Refer to Table 19-19.
NOTE: This field should not be modified by the programmer unless necessary because of custom
microcode.
11:13
FPSCK
Filter prescaler clock. The filter prescaler clock control bit field determines the ratio between
system clock frequency and minimum detectable pulses. The reset value of these bits is zero,
defining the filter clock as four system clocks. Refer to Table 19-20.
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