MCF5272 ColdFire Integrated Microprocessor User’s Manual, Re" />
參數(shù)資料
型號： MCF5272VF66
廠商： Freescale Semiconductor
文件頁數(shù)： 205/544頁
文件大小： 0K
描述： IC MCU 32BIT 66MHZ 196-MAPBGA
標(biāo)準(zhǔn)包裝： 126
系列： MCF527x
核心處理器： Coldfire V2
芯體尺寸： 32-位
速度： 66MHz
連通性： EBI/EMI，以太網(wǎng)，I²C，SPI，UART/USART，USB
外圍設(shè)備： DMA，WDT
輸入/輸出數(shù)： 32
程序存儲器容量： 16KB（4K x 32）
程序存儲器類型： ROM
RAM 容量： 1K x 32
電壓 - 電源 (Vcc/Vdd)： 3 V ~ 3.6 V
振蕩器型： 外部
工作溫度： 0°C ~ 70°C
封裝/外殼： 196-LBGA
包裝： 托盤
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Universal Serial Bus (USB)
MCF5272 ColdFire Integrated Microprocessor User’s Manual, Rev. 3
Freescale Semiconductor
12-25
12.3.2.16 USB Endpoints 1–7 Status / Interrupt Registers (EPnISR)
Figure 12-19 shows the USB endpoints 1-7 status/interrupt registers.
Figure 12-19. USB Endpoints 1–7 Interrupt Status Registers (EPnISR)
Table 12-15 lists field descriptions for the USB endpoints 1–7 interrupt status registers.
15
14
13
12
5
4
3
2
1
0
Field HALT_ST DIR PRES
—
EOT EOP UNHALT HALT FIFO_LVL
Reset
0000_0000_0000_0000
R/W
Interrupt bits are cleared by writing a 1 to the specified bits. Bits 13–15 are read-only status bits.
Addr
MBAR + 0x1072, 0x1076, 0x107A, 0x107E, 0x1082, 0x1086, 0x108A
Table 12-15. EPnISR Field Descriptions
Bits
Name
Description
15
HALT_ST
Current status of endpoint n. This bit indicates whether endpoint n is currently halted or active.
HALT_ST is set due to a SET_FEATURE request with the endpoint halt feature selector set or a
STALL response to an IN or OUT packet. HALT_ST is cleared by a CLEAR_FEATURE request with
the endpoint halt feature selector set.
0 Endpoint n active
1 Endpoint n halted
14
DIR
Current direction of endpoint n. This bit indicates whether endpoint n is currently configured as an
IN or OUT endpoint.
0 Endpoint n configured as an OUT endpoint
1 Endpoint n configured as an IN endpoint
13
PRES
Endpoint n present. This bit indicates whether or not endpoint n is present in the current
configuration.
0 Endpoint n absent
1 Endpoint n present
12–5
—
Reserved, should be cleared.
4
EOT
End of transfer interrupt. Set when the end of a transfer has been reached. An EOT interrupt is
generated when a packet with a size less than the maximum packet size or the first zero-length
packet following maximum size packets is sent or received. For OUT endpoints, the EPDPn must be
read before clearing this interrupt in order to determine the number of bytes of remaining data in the
FIFO for the last transfer. For OUT endpoints, any packets received from the host cause a NAK
response until the EOT interrupt is cleared. For IN endpoints, the user must wait until the EOT
interrupt is set before writing the next transfer to the FIFO.
0 No interrupt pending
1 Transfer completed
3
EOP
End of packet interrupt. Set when a packet is successfully sent or received on endpoint n.
0 No interrupt pending
1 Packet sent or received successfully
2
UNHALT
Endpoint unhalt interrupt. Set when the endpoint n HALT_ST bit is cleared.
0 No interrupt pending
1 Endpoint n unhalted
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PDF描述
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參數(shù)描述
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