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參數(shù)資料
| 型號： | MB8118165B-60 |
| 廠商： | Fujitsu Limited |
| 英文描述： | CMOS 1M ×16 BIT Hyper Page Mode Dynamic RAM(CMOS 1M ×16 位超級頁面存取模式動態(tài)RAM) |
| 中文描述： | 的CMOS 100萬× 16位的超頁模式動態(tài)RAM的CMOS（100萬× 16位超級頁面存取模式動態(tài)內(nèi)存） |
| 文件頁數(shù)： | 24/28頁 |
| 文件大小： | 651K |
| 代理商： | MB8118165B-60 |
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24
MB8118165B-50/-60
Fig. 18 – HIDDEN REFRESH CYCLE
DQ
(Input)
DQ
(Output)
RAS
V
IH
V
IL
V
IH
V
IL
V
IH
V
IL
V
IH
V
IL
V
IH
V
IL
LCAS
or
UCAS
WE
A
0
to A
9
V
OH
V
OL
V
IH
V
IL
OE
t
RC
t
RP
t
CHR
t
RC
t
RAS
t
RAS
t
RP
t
OEL
t
RSH
t
RAH
t
ASC
t
AR
t
CAH
t
RCS
t
RRH
t
CAC
t
DZC
t
CDD
t
DZO
t
OEA
t
OED
t
OEZ
t
CRP
t
ASR
t
OH
t
OFF
t
ON
ROW
ADDRESS
COLUMN
ADDRESS
VALID DATA OUT
t
RCD
t
RAL
t
AA
t
RAC
HIGH-Z
HIGH-Z
t
OFR
t
OH
t
RAD
DESCRIPTION
A hidden refresh cycle may be performed while maintaining the latest valid data at the output by extending the active time of LCAS
or UCAS and cycling RAS. The refresh row address is provided by the on-chip refresh address counter. This eliminates the need
for the external row address that is required by DRAMs that do not have CAS-before-RAS refresh capability.
“H” or “L” level (excluding Address and DQ)
“H” or “L” level, “H
→
L” or “L
→
H” transition (Address and DQ)
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