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參數(shù)資料
| 型號： | MB8118165B-50 |
| 廠商： | Fujitsu Limited |
| 英文描述： | CMOS 1M ×16 BIT Hyper Page Mode Dynamic RAM(CMOS 1M ×16 位超級頁面存取模式動態(tài)RAM) |
| 中文描述： | 的CMOS 100萬× 16位的超頁模式動態(tài)RAM的CMOS（100萬× 16位超級頁面存取模式動態(tài)內存） |
| 文件頁數(shù)： | 16/28頁 |
| 文件大小： | 651K |
| 代理商： | MB8118165B-50 |
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16
MB8118165B-50/-60
Fig. 9 – HYPER PAGE MODE READ CYCLE
RAS
V
IH
V
IL
V
IH
V
IL
V
IH
V
IL
V
IH
V
IL
V
IH
V
IL
LCAS
or
UCAS
WE
DQ
(Input)
A
0
to A
9
V
OH
V
OL
DQ
(Output)
V
IH
V
IL
OE
t
RASP
t
ASC
t
RCS
t
RHCP
t
RP
t
RCD
t
CAS
t
RSH
t
HPC
t
CAS
t
CAS
t
CP
t
RCH
t
RCS
t
DZC
t
CPA
t
CAH
t
AR
t
CAH
t
RAH
t
ASC
t
RRH
t
CAH
t
ASC
t
RCH
t
ON
t
CAC
t
ON
t
RAC
t
RAD
t
CSH
t
RAL
t
DZO
t
RDD
t
OH
t
CDD
t
OFR
t
OFF
t
OH
t
OH
t
OEZ
t
CPA
t
ON
t
OHC
t
OFF
t
CAC
t
OHC
During one cycle is achieved, the input/output timing apply the same manner as the former cycle.
t
OED
t
CRP
t
ASR
ROW
ADD
COL
ADD
COL
ADD
COL
ADD
DESCRIPTION
The hyper page mode of operation permits faster successive memory operations at multiple column locations of the same row
address. This operation is performed by strobing in the row address and maintaining RAS at a Low level and WE at a High level
during all successive memory cycles in which the row address is latched. The access time is determined by t
CAC
, t
AA
, t
CPA
, or t
OEA
,
whichever one is the latest in occurring.
HIGH-Z
t
RCS
t
RCH
t
AA
t
AA
HIGH-Z
Valid Data
“H” or “L” level (excluding Address and DQ)
“H” or “L” level, “H
→
L” or “L
→
H” transition (Address and DQ)
相關PDF資料 |
PDF描述 |
|---|---|
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| MB814100A-70 | CMOS 4 M ×1 BIT Fast Page Mode DRAM(CMOS 4M ×1 位快速頁面存取模式動態(tài)RAM) |
| MB814100A-80 | CMOS 4 M ×1 BIT Fast Page Mode DRAM(CMOS 4M ×1 位快速頁面存取模式動態(tài)RAM) |
| MB814100C-60 | CMOS 4 M ×1 BIT Fast Page Mode DRAM(CMOS 4 M ×1 位快速頁面存取模式動態(tài)RAM) |
相關代理商/技術參數(shù) |
參數(shù)描述 |
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