參數(shù)資料
型號： MB8117805B-50
廠商： Fujitsu Limited
英文描述： CMOS 2M ×8 BIT Hyper Page Mode Dynamic RAM(CMOS 2M ×8 位超級頁面存取模式動(dòng)態(tài)RAM)
中文描述： 的CMOS 200萬× 8位超頁模式動(dòng)態(tài)RAM的CMOS（200萬× 8位超級頁面存取模式動(dòng)態(tài)內(nèi)存）
文件頁數(shù)： 17/29頁
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代理商： MB8117805B-50
17
MB8117805B-50/-60
CAS
Valid Data
DESCRIPTION
The hyper page mode of operation permits faster successive memory operations at multiple column locations of the same row
address. This operation is performed by strobing in the row address and maintaining RAS at a Low level and WE at a High level
during all successive memory cycles in which the row address is latched. The address time is determined by t
CAC
, t
AA
, t
CPA
, or
t
OEA
, whichever one is the latest in occurring.
Fig. 9 – HYPER PAGE MODE READ CYCLE
V
IH
V
IL
RAS
V
IH
V
IL
V
IH
V
IL
V
IH
V
IL
V
IH
V
IL
A
0
to A
10
WE
DQ
(Input)
V
OH
V
OL
DQ
(Output)
V
IH
V
IL
OE
t
RASP
t
ASC
t
RCS
t
RHCP
t
RP
t
RCD
t
CAS
t
RSH
t
HPC
t
CAS
t
CAS
t
CP
t
RCH
t
RCS
t
RCH
t
RCS
t
DZC
t
CPA
t
CAH
t
AR
t
CAH
t
RAH
t
ASC
t
RRH
t
CAH
t
ASC
t
RCH
t
ON
t
CAC
t
ON
t
RAC
t
AA
t
RAD
t
CSH
t
RAL
t
DZO
t
AA
t
RDD
t
OFR
t
OFF
t
OH
t
CPA
t
OH
t
ON
t
OHC
t
CAC
t
OHC
t
CDD
t
OED
t
OEZ
t
OH
t
ASR
t
CRP
HIGH-Z
HIGH-Z
ROW
ADD
COL
ADD
COL
ADD
COL
ADD
During one cycle is achieved, the input/output timing apply the same manner as the former cycle.
“H” or “L” level (excluding Address and DQ)
“H” or “L” level, “H”
→
“L” or “L”
→
“H” transition
(Address and DQ)
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PDF描述
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