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參數(shù)資料
| 型號： | M37281MKH-XXXSP |
| 廠商： | Renesas Technology Corp. |
| 英文描述： | SINGLE-CHIP 8-BIT CMOS MICROCOMPUTER with CLOSED CAPTION DECODER and ON-SCREEN DISPLAY CONTROLLER |
| 中文描述： | 單芯片8位CMOS微機隱蔽字幕解碼器和屏幕顯示控制器 |
| 文件頁數(shù)： | 163/172頁 |
| 文件大?。?/td> | 1319K |
| 代理商： | M37281MKH-XXXSP |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁當前第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁
Rev.1.01 2003.07.16 page 163 of 170
M37281MAH
–
XXXSP,M37281MFH
–
XXXSP,M37281MKH
–
XXXSP, M37281EKSP
Addresses 0220
16
to
022F
16
Addresses 0230
16
to
023F
16
b7b6b5b4b3b2b1b0
Vertical position register 1i (VP1i) (i = 1 to 16) [Addresses 0220
16
to 022F
16
]
B
0
to
7
Name
Functions
After reset R W
Vertical Position Register 1i
Control bits of
vertical display
start positions
(VP1i0 to VP1i7)
(See note 1)
Vertical display start positions
(low-order 8 bits)
TH
(setting value of low-order 2 bits of VP2i
16
2
+ setting value of low-order 4 bits of VP1i
16
1
+ setting value of low-order 4 bits of VP1i
16
0
)
R W
Notes 1:
Do not
“
00
16
”
and
“
01
16
”
to VP1i at VP2i =
“
00
16
.
”
2:
T
H
is cycle of H
SYNC
.
3:
VP2i is vertical position register 2i.
Indeterminate
b7b6b5b4b3b2b1b0
Vertical position register 2i (VP2i) (i = 1 to 16) [Addresses 0230
16
to 023F
16
]
B
0,
1
Name
Functions
After reset
R W
Indeterminate
Vertical Position Register 2i
Control bits of
vertical display
start positions
(VP2i0, VP2i1)
(See note 1)
Vertical display start positions
(high-order 2 bits)
TH
(setting value of low-order 2 bits of VP2i
16
2
+ setting value of low-order 4 bits of VP1i
16
1
+ setting value of low-order 4 bits of VP1i
16
0
)
R W
Nothing ic assigned. These bits are write disable bits.
When these bits are read out, the values are indeterminate.
2
to
7
R
—
Notes 1:
Do not set
“
00
16
”
and
“
01
16
”
to VP1i at VP2i =
“
00
16
.
”
2:
T
H
is cycle of H
SYNC
.
3:
VP1i is vertical position register 1i.
Indeterminate
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