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參數(shù)資料
| 型號： | LPC47B37X |
| 廠商： | SMSC Corporation |
| 英文描述： | 100 Pin Enhanced Super I/O for LPC Bus with SMBus Controller for Commercial Applications |
| 中文描述： | 100引腳增強的超級I / O控制器，帶有SMBus為商業(yè)應(yīng)用的LPC總線 |
| 文件頁數(shù)： | 143/254頁 |
| 文件大?。?/td> | 659K |
| 代理商： | LPC47B37X |
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ACPI Support Register for SMI Generation
The ACPI PM1 Control register is implemented in the LPC47B37x to allow the generation of an SMI
when the SLP_EN bit (PM1_CNTRL2 bit 5) is written to ‘1’. The SLP_TYPx field (bits[4:2]) is also
read/write but has no functionality in the part.
The PM1_CNTRL1 and PM1_CNTRL2 registers implement the ACPI PM1 Control register. These
registers are located at the address programmed in the Base I/O address in Logical Device A at the
offset of 0x60, 0x61. Software will treat these as a 16-bit register since the two 8-bit registers are
adjacent.
Bit[5] in the SMI_STS7 register is the status bit and bit[5] in the SMI_EN7 register is the enable bit for
the generation of the SMI when the SLP_EN bit is written to ‘1’. These registers are located at the
address programmed in the Base I/O address in Logical Device A at the offset of 0x64 and 0x66.
See the Runtime Registers section for description on these registers.
PME SUPPORT
The LPC47B37x offers support for Power Management Events (PMEs), also referred to as System
Control Interrupt (SCI) events in an ACPI system. A power management event is indicated to the
chipset via the assertion of the nIO_PME signal. In the LPC47B37x, the nIO_PME is asserted by active
transitions on the ring indicator inputs nRI1 and nRI2, active keyboard-data edges, active mouse-data
edges, Wakeup on Specific key, Super I/O Device Interrupts, Watchdog Timer, programmable edges on
GPIO pins and fan tachometer event. The GP42/nIO_PME pin, when selected for the nIO_PME
function, can be programmed to be active high or active low via the polarity bit in the GP42 register.
The output buffer type of the pin can be programmed to be open-drain or push-pull via bit 7 of the GP42
register. The nIO_PME pin function defaults to active low, open-drain output.
Note: If the nRI2 pin is used for wakeup, the inactive state of the TXD2 pin may need to be changed.
See the IR Transmit Pin section.
PME functionality is controlled by the PME status and enable registers in the runtime registers block,
which is located at the address programmed in configuration registers 0x60 and 0x61 in Logical Device
A. The PME Enable bit, PME_EN, globally controls PME Wake-up events. When PME_EN is inactive,
the nIO_PME signal can not be asserted. When PME_EN is asserted, any wake source whose
individual PME Wake Enable register bit, is asserted can cause nIO_PME to become asserted.
The PME Wake Status register indicates that an enabled wake source has occurred and if the PME_EN
bit is set, asserted the nIO_PME signal. The PME Status bit is asserted by active transitions of PME
Wake sources. PME_STS will become asserted independent of the state of the global PME enable,
PME_EN.
The following pertains to the PME status bits for each event:
The output of the status bit for each event is combined with the corresponding enable bit to set the
PME status bit.
The status bit for any pending events must be cleared in order to clear the PME_STS bit.
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| LPC47M102S-MS | 功能描述:輸入/輸出控制器接口集成電路 Enhanced Super I/O Controller RoHS:否 制造商:Silicon Labs 產(chǎn)品: 輸入/輸出端數(shù)量: 工作電源電壓: 最大工作溫度:+ 85 C 最小工作溫度:- 40 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:QFN-64 封裝:Tray |
| LPC47M107QFP | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
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