- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄9574 > IDT82V3280DQG8 (IDT, Integrated Device Technology Inc)IC PLL WAN SE STRATUM 2 100-TQFP PDF資料下載
參數(shù)資料
| 型號： | IDT82V3280DQG8 |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 89/171頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC PLL WAN SE STRATUM 2 100-TQFP |
| 標(biāo)準(zhǔn)包裝： | 750 |
| 類型： | 時鐘/頻率發(fā)生器，多路復(fù)用器 |
| PLL： | 是 |
| 主要目的： | 以太網(wǎng)，SONET/SDH，Stratum |
| 輸入： | CMOS，LVDS，PECL |
| 輸出： | CMOS，LVDS，PECL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 14:9 |
| 差分 - 輸入:輸出： | 是/是 |
| 頻率 - 最大： | 622.08MHz |
| 電源電壓： | 3 V ~ 3.6 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 100-LQFP 裸露焊盤 |
| 供應(yīng)商設(shè)備封裝： | 100-TQFP-EP（14x14） |
| 包裝： | 帶卷 (TR) |
| 其它名稱： | 82V3280DQG8 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁當(dāng)前第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁
IDT82V3280
WAN PLL
Functional Description
24
December 9, 2008
3.5.3
FREQUENCY MONITORING
Frequency is monitored by comparing the input clock with a refer-
ence clock. The reference clock can be derived from the master clock or
the output of T0 DPLL, as determined by the FREQ_MON_CLK bit.
A frequency hard alarm threshold is set for frequency monitoring. If
the FREQ_MON_HARD_EN bit is ‘1’, a frequency hard alarm is raised
when the frequency of the input clock with respect to the reference clock
is above the threshold; the alarm is cleared when the frequency is below
the threshold.
The frequency hard alarm threshold can be calculated as follows:
Frequency Hard Alarm Threshold (ppm) = (ALL_FREQ_HARD_
THRESHOLD[3:0] + 1) X FREQ_MON_FACTOR[3:0]
If the FREQ_MON_HARD_EN bit is ‘1’, the frequency hard alarm
status of the input clock is indicated by the INn_FREQ_HARD_ALARM
bit (14
≥ n ≥ 1). When the FREQ_MON_HARD_EN bit is ‘0’, no fre-
quency hard alarm is raised even if the input clock is above the fre-
quency hard alarm threshold.
The input clock with a frequency hard alarm is disqualified for clock
selection for T0/T4 DPLL.
In addition, if the input clock is 2 kHz, 4 kHz or 8 kHz, its clock edges
with respect to the reference clock are monitored. If any edge drifts out-
side ±5%, the input clock is disqualified for clock selection for T0/T4
DPLL. The input clock is qualified if any edge drifts inside ±5%. This
function is supported only when the IN_NOISE_WINDOW bit is ‘1’.
The frequency of each input clock with respect to the reference clock
can be read by doing the following step by step:
1. Select an input clock by setting the IN_FREQ_READ_CH[3:0]
bits;
2. Read the value in the IN_FREQ_VALUE[7:0] bits and calculate
as follows:
Input Clock Frequency (ppm) = IN_FREQ_VALUE[7:0] X
FREQ_MON_FACTOR[3:0]
Note that the value set by the FREQ_MON_FACTOR[3:0] bits
depends on the application.
Table 5: Related Bit / Register in Chapter 3.5
Bit
Register
Address (Hex)
AMI1_LOS 1
INTERRUPTS3_STS
0F
AMI2_LOS 1
AMI1_LOS 2
INTERRUPTS3_ENABLE_CNFG
12
AMI2_LOS 2
BUCKET_SIZE_n_DATA[7:0] (3
≥ n ≥ 0)
BUCKET_SIZE_0_CNFG ~ BUCKET_SIZE_3_CNFG
33, 37, 3B, 3F
UPPER_THRESHOLD_n_DATA[7:0] (3
≥ n ≥ 0)
UPPER_THRESHOLD_0_CNFG ~ UPPER_THRESHOLD_3_CNFG
31, 35, 39, 3D
LOWER_THRESHOLD_n_DATA[7:0] (3
≥ n ≥ 0)
LOWER_THRESHOLD_0_CNFG ~ LOWER_THRESHOLD_3_CNFG
32, 36, 3A, 3E
DECAY_RATE_n_DATA[1:0] (3
≥ n ≥ 0)
DECAY_RATE_0_CNFG ~ DECAY_RATE_3_CNFG
34, 38, 3C, 40
BUCKET_SEL[1:0]
IN1_CNFG ~ IN14_CNFG
14 ~ 17, 19 ~ 22
INn_NO_ACTIVITY_ALARM (14
≥ n ≥ 1)
IN1_IN2_STS ~ IN13_IN14_STS
43 ~ 49
INn_FREQ_HARD_ALARM (14
≥ n ≥ 1)
FREQ_MON_CLK
MON_SW_PBO_CNFG
0B
FREQ_MON_HARD_EN
ALL_FREQ_HARD_THRESHOLD[3:0]
ALL_FREQ_MON_THRESHOLD_CNFG
2F
FREQ_MON_FACTOR[3:0]
FREQ_MON_FACTOR_CNFG
2E
IN_NOISE_WINDOW
PHASE_MON_PBO_CNFG
78
IN_FREQ_READ_CH[3:0]
IN_FREQ_READ_CH_CNFG
41
IN_FREQ_VALUE[7:0]
IN_FREQ_READ_STS
42
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| VE-B2X-MW-F1 | CONVERTER MOD DC/DC 5.2V 100W |
| VE-B2R-MW-F4 | CONVERTER MOD DC/DC 7.5V 100W |
| VE-B2P-MW-F2 | CONVERTER MOD DC/DC 13.8V 100W |
| VE-B2N-MW-F1 | CONVERTER MOD DC/DC 18.5V 100W |
| IDT82V3355TFG | IC PLL WAN SYNC ETH 64-TQFP |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| IDT82V3280EQG | 功能描述:IC PLL WAN SE STRATUM 2 100TQFP RoHS:是 類別:集成電路 (IC) >> 時鐘/計(jì)時 - 專用 系列:- 標(biāo)準(zhǔn)包裝:1,500 系列:- 類型:時鐘緩沖器/驅(qū)動器 PLL:是 主要目的:- 輸入:- 輸出:- 電路數(shù):- 比率 - 輸入:輸出:- 差分 - 輸入:輸出:- 頻率 - 最大:- 電源電壓:3.3V 工作溫度:0°C ~ 70°C 安裝類型:表面貼裝 封裝/外殼:28-SSOP（0.209"，5.30mm 寬） 供應(yīng)商設(shè)備封裝:28-SSOP 包裝:帶卷 (TR) 其它名稱:93786AFT |
| IDT82V3280EQG8 | 制造商:Integrated Device Technology Inc 功能描述:IC PLL WAN SE STRATUM 2 100TQFP |
| IDT82V3280EQGBLANK | 制造商:IDT 制造商全稱:Integrated Device Technology 功能描述:WAN PLL |
| IDT82V3280PF | 制造商:IDT 制造商全稱:Integrated Device Technology 功能描述:WAN PLL |
| IDT82V3280PFBLANK | 制造商:IDT 制造商全稱:Integrated Device Technology 功能描述:WAN PLL |
發(fā)布緊急采購，3分鐘左右您將得到回復(fù)。