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參數(shù)資料
| 型號： | IDT82V3280DQG8 |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 120/171頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC PLL WAN SE STRATUM 2 100-TQFP |
| 標(biāo)準(zhǔn)包裝： | 750 |
| 類型： | 時鐘/頻率發(fā)生器，多路復(fù)用器 |
| PLL： | 是 |
| 主要目的： | 以太網(wǎng)，SONET/SDH，Stratum |
| 輸入： | CMOS，LVDS，PECL |
| 輸出： | CMOS，LVDS，PECL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 14:9 |
| 差分 - 輸入:輸出： | 是/是 |
| 頻率 - 最大： | 622.08MHz |
| 電源電壓： | 3 V ~ 3.6 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 100-LQFP 裸露焊盤 |
| 供應(yīng)商設(shè)備封裝： | 100-TQFP-EP（14x14） |
| 包裝： | 帶卷 (TR) |
| 其它名稱： | 82V3280DQG8 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁當(dāng)前第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁
IDT82V3280
WAN PLL
Microprocessor Interface
52
December 9, 2008
5.3
INTEL MODE
Figure 19. Intel Read Timing Diagram
Table 35: Read Timing Characteristics in Intel Mode
Symbol
Parameter
Min
Typ
Max
Unit
T
One cycle time of the master clock
12.86
ns
tin
Delay of input pad
5
ns
tout
Delay of output pad
5
ns
tsu1
Valid address to valid CS setup time
0
ns
tsu2
Valid CS to valid RD setup time
0
ns
td1
Valid RD to valid data delay time
3.5T + 10
ns
td2
Valid CS to valid RDY delay time
13
ns
td4
RD rising edge to AD[7:0] high impedance delay time
10
ns
td5
RD rising edge to RDY low delay time
13
ns
td6
CS rising edge to RDY release delay time
13
ns
tpw1
Valid RD pulse width low
4.5T + 10 *
ns
tpw2
Valid RDY pulse width low
4.5T + 10
ns
th1
Valid address after RD rising edge hold time
0
ns
th2
Valid CS after RD rising edge hold time
0
ns
th3
Valid RD after RDY rising edge hold time
0
ns
tTI
Time between consecutive Read-Read or Read-Write accesses
(RD rising edge to RD falling edge, or RD rising edge to WR falling edge)
>T
ns
Note:
*
Timing with RDY. If RDY is not used, tpw1 is 3.5T + 10.
CS
WR
AD[7:0]
RDY
A[6:0]
address
High-Z
tsu1
th1
td4
td1
td2
td5
tsu2
tpw1
th2
RD
data
th3
tpw2
td6
High-Z
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| VE-B2X-MW-F1 | CONVERTER MOD DC/DC 5.2V 100W |
| VE-B2R-MW-F4 | CONVERTER MOD DC/DC 7.5V 100W |
| VE-B2P-MW-F2 | CONVERTER MOD DC/DC 13.8V 100W |
| VE-B2N-MW-F1 | CONVERTER MOD DC/DC 18.5V 100W |
| IDT82V3355TFG | IC PLL WAN SYNC ETH 64-TQFP |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| IDT82V3280EQG | 功能描述:IC PLL WAN SE STRATUM 2 100TQFP RoHS:是 類別:集成電路 (IC) >> 時鐘/計(jì)時 - 專用 系列:- 標(biāo)準(zhǔn)包裝:1,500 系列:- 類型:時鐘緩沖器/驅(qū)動器 PLL:是 主要目的:- 輸入:- 輸出:- 電路數(shù):- 比率 - 輸入:輸出:- 差分 - 輸入:輸出:- 頻率 - 最大:- 電源電壓:3.3V 工作溫度:0°C ~ 70°C 安裝類型:表面貼裝 封裝/外殼:28-SSOP（0.209"，5.30mm 寬） 供應(yīng)商設(shè)備封裝:28-SSOP 包裝:帶卷 (TR) 其它名稱:93786AFT |
| IDT82V3280EQG8 | 制造商:Integrated Device Technology Inc 功能描述:IC PLL WAN SE STRATUM 2 100TQFP |
| IDT82V3280EQGBLANK | 制造商:IDT 制造商全稱:Integrated Device Technology 功能描述:WAN PLL |
| IDT82V3280PF | 制造商:IDT 制造商全稱:Integrated Device Technology 功能描述:WAN PLL |
| IDT82V3280PFBLANK | 制造商:IDT 制造商全稱:Integrated Device Technology 功能描述:WAN PLL |
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