Figure 20. Intel Write Timing Diagram Table 36: Write Timing Characteristics in" />
參數(shù)資料
型號(hào)： IDT82V3280DQG8
廠(chǎng)商： IDT, Integrated Device Technology Inc
文件頁(yè)數(shù)： 121/171頁(yè)
文件大?。?/td> 0K
描述： IC PLL WAN SE STRATUM 2 100-TQFP
標(biāo)準(zhǔn)包裝： 750
類(lèi)型： 時(shí)鐘/頻率發(fā)生器，多路復(fù)用器
PLL： 是
主要目的： 以太網(wǎng)，SONET/SDH，Stratum
輸入： CMOS，LVDS，PECL
輸出： CMOS，LVDS，PECL
電路數(shù)： 1
比率 - 輸入:輸出： 14:9
差分 - 輸入:輸出： 是/是
頻率 - 最大： 622.08MHz
電源電壓： 3 V ~ 3.6 V
工作溫度： -40°C ~ 85°C
安裝類(lèi)型： 表面貼裝
封裝/外殼： 100-LQFP 裸露焊盤(pán)
供應(yīng)商設(shè)備封裝： 100-TQFP-EP（14x14）
包裝： 帶卷 (TR)
其它名稱(chēng)： 82V3280DQG8
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IDT82V3280
WAN PLL
Microprocessor Interface
53
December 9, 2008
Figure 20. Intel Write Timing Diagram
Table 36: Write Timing Characteristics in Intel Mode
Symbol
Parameter
Min
Typ
Max
Unit
T
One cycle time of the master clock
12.86
ns
tin
Delay of input pad
5
ns
tout
Delay of output pad
5
ns
tsu1
Valid address to valid CS setup time
0
ns
tsu2
Valid CS to valid WR setup time
0
ns
tsu3
Valid data before WR rising edge setup time
3
ns
td2
Valid CS to valid RDY delay time
13
ns
td5
WR rising edge to RDY low delay time
13
ns
td6
CS rising edge to RDY release delay time
13
ns
tpw1
Valid WR pulse width low
1.5T + 10
ns
tpw2
Valid RDY pulse width low
1.5T + 10
ns
th1
Valid address after WR rising edge hold time
0
ns
th2
Valid CS after WR rising edge hold time
0
ns
th3
Valid WR after RDY rising edge hold time
0
ns
th4
Valid data after WR rising edge hold time
9
ns
tTI
Time between consecutive Write-Read or Write-Write accesses
(WR rising edge to WR falling edge, or WR rising edge to RD falling edge)
>7T
ns
tsu2
CS
WR
AD[7:0]
A[6:0]
th1
RD
address
tsu1
tpw1
th2
data
tsu3
th4
RDY
High-Z
td2
tpw2
th3
td5
td6
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PDF描述
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