4I2C PROGRAMMING" />
參數(shù)資料
型號(hào)： IDT82V3202NLG
廠商： IDT, Integrated Device Technology Inc
文件頁(yè)數(shù)： 55/117頁(yè)
文件大小： 0K
描述： IC PLL WAN EBU SGL 68-VFQFPN
標(biāo)準(zhǔn)包裝： 21
類(lèi)型： 時(shí)鐘/頻率發(fā)生器，多路復(fù)用器
PLL： 是
主要目的： 以太網(wǎng)，SONET/SDH，Stratum
輸入： CMOS
輸出： CMOS，LVDS，PECL
電路數(shù)： 1
比率 - 輸入:輸出： 2:2
差分 - 輸入:輸出： 無(wú)/是
頻率 - 最大： 622.08MHz
電源電壓： 3 V ~ 3.6 V
工作溫度： -40°C ~ 85°C
安裝類(lèi)型： 表面貼裝
封裝/外殼： 68-VFQFN 裸露焊盤(pán)
供應(yīng)商設(shè)備封裝： 68-VFQFPN（10x10）
包裝： 托盤(pán)
其它名稱(chēng)： 82V3202NLG
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IDT82V3202
EBU WAN PLL
I2C Programming Interface
42
September 11, 2009
4I2C PROGRAMMING
INTERFACE
The I2C bus interface provides access to read and write the registers
in the IDT82V3202.
4.1
FUNCTION DESCRIPTION
The timing of a complete data transfer is shown in Figure 13.
The transfer process can be divided into three phases:
START (S) or repeated START (Sr) condition;
Byte data transfer condition;
STOP (P) condition.
The definitions of S/Sr and P conditions are shown in Table 28:
Every byte put on the SDA line must be 8-bit long. The number of
bytes that can be transmitted per transfer is unrestricted in theory. Each
byte has to be followed by an acknowledge bit (ACK). So the whole data
transfer needs a period of 9 clock cycles. The data is transferred with the
most significant bit (MSB) first.
Figure 13. Data Transfer on the I2C-bus
Table 28: Definition of S/Sr and P Conditions
Condition
Definition
S/Sr
A high to low transition on the SDA pin while the SCL pin is high.
P
A low to high transition on the SDA pin while the SCL pin is high.
SDA
SCL
S
or
Sr
START or
repeated START
condition
MSB
acknowledgement
signal from the slave device
byte complete,
interrupt within the Slave device
clock line held low while
interrupts are serviced
acknowledgement
signal from receiver
P
Sr
or
P
1
2
7
8
9
1
23-8
9
ACK
STOP or
repeated START
condition
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PDF描述
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參數(shù)描述
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