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參數(shù)資料
| 型號(hào)： | IDT82V3202NLG |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁(yè)數(shù)： | 51/117頁(yè) |
| 文件大小： | 0K |
| 描述： | IC PLL WAN EBU SGL 68-VFQFPN |
| 標(biāo)準(zhǔn)包裝： | 21 |
| 類型： | 時(shí)鐘/頻率發(fā)生器，多路復(fù)用器 |
| PLL： | 是 |
| 主要目的： | 以太網(wǎng)，SONET/SDH，Stratum |
| 輸入： | CMOS |
| 輸出： | CMOS，LVDS，PECL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 2:2 |
| 差分 - 輸入:輸出： | 無(wú)/是 |
| 頻率 - 最大： | 622.08MHz |
| 電源電壓： | 3 V ~ 3.6 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 68-VFQFN 裸露焊盤 |
| 供應(yīng)商設(shè)備封裝： | 68-VFQFPN（10x10） |
| 包裝： | 托盤 |
| 其它名稱： | 82V3202NLG |
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IDT82V3202
EBU WAN PLL
Functional Description
39
September 11, 2009
Figure 10. 0.5 UI Late Frame Sync Input Signal Timing
Figure 11. 1 UI Late Frame Sync Input Signal Timing
T0 selected
input clock
Output clocks
Selected frame
sync input signal
Frame sync
output signals
T0 selected
input clock
Output clocks
Selected frame
sync input signal
Frame sync
output signals
Table 26: Related Bit / Register in Chapter 3.13
Bit
Register
Address (Hex)
OUT1_PECL_LVDS
DIFFERENTIAL_IN_OUT_OSCI_CNFG
0A
OUTn_PATH_SEL[3:0] (n = 1 or 2)
OUT1_FREQ_CNFG, OUT2_FREQ_CNFG
71, 6D
OUTn_DIVIDER[3:0] (n = 1 or 2)
IN_SONET_SDH
INPUT_MODE_CNFG
09
AUTO_EXT_SYNC_EN
EXT_SYNC_EN
OUTn_INV (n = 1 or 2)
OUT1_INV_CNFG, OUT2_INV_CNFG
73, 72
8K_EN
FR_SYNC_CNFG
74
8K_INV
8K_PUL
8K_PUL_POSITION
SYNC_BYPASS
SYNC_MONITOR_CNFG
7C
SYNC_MON_LIMT[2:0]
SYNC_PHn[1:0] (n = 1 or 2)
SYNC_PHASE_CNFG
7D
EX_SYNC_ALARM_MON
OPERATING_STS
52
EX_SYNC_ALARM 1
INTERRUPTS3_STS
0F
EX_SYNC_ALARM 2
INTERRUPTS3_ENABLE_CNFG
12
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