參數(shù)資料
型號(hào)： IDT82P2521BH
廠商： IDT, Integrated Device Technology Inc
文件頁(yè)數(shù)： 67/147頁(yè)
文件大小： 0K
描述： IC LIU E1 21+1CH SHORT 640-PBGA
標(biāo)準(zhǔn)包裝： 5
類型： 線路接口裝置（LIU）
規(guī)程： E1
電源電壓： 3.135 V ~ 3.465 V
安裝類型： 表面貼裝
封裝/外殼： 640-BGA 裸露焊盤
供應(yīng)商設(shè)備封裝： 640-PBGA-EP（31x31）
包裝： 托盤
其它名稱： 82P2521BH
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IDT82P2521
21(+1) CHANNEL HIGH-DENSITY E1 LINE INTERFACE UNIT
Pin Description
26
December 7, 2005
A[0]
A[1]
A[2]
A[3]
A[4]
A[5]
A[6]
A[7]
A[8]
A[9]
A[10]
Input
AH15
AJ15
AK15
AG14
AH14
AJ14
AK14
AG13
AH13
AJ13
AK13
A[10:0]: Address Bus
In Parallel Motorola /Intel Non-Multiplexed microprocessor interface, these pins are the
address bus of the microprocessor interface.
In Parallel Motorola /Intel Multiplexed microprocessor interface, A[10:8], together with D[7:0],
are the address bus; while A[7:0] should be connected to GNDD.
In Serial microprocessor interface, these pins should be connected to GNDD.
JTAG (per IEEE 1149.1)
TRST
Input
Pull-Down
AF4
TRST: JTAG Test Reset (Active Low)
A low signal on this pin resets the JTAG test port. To ensure deterministic operation of the test
logic, TMS should be held high when the signal on TRST changes from low to high.
This pin may be left unconnected when JTAG is not used.
This pin has an internal pull-down resistor.
TMS
Input
Pull-up
AE5
TMS: JTAG Test Mode Select
The signal on this pin controls the JTAG test performance and is sampled on the rising edge
of TCK. To ensure deterministic operation of the test logic, TMS should be held high when the
signal on TRST changes from low to high.
This pin may be left unconnected when JTAG is not used.
This pin has an internal pull-up resistor.
TCK
Input
AF6
TCK: JTAG Test Clock
The clock for the JTAG test is input on this pin. TDI and TMS are sampled on the rising edge
of TCK and TDO is updated on the falling edge of TCK.
When TCK is idle at low state, all stored-state devices contained in the test logic shall retain
their state indefinitely.
This pin should be connected to GNDD when JTAG is not used.
TDI
Input
Pull-up
AF5
TDI: JTAG Test Data Input
The test data is input on this pin. It is clocked into the device on the rising edge of TCK. This
pin has an internal pull-up resistor.
This pin may be left unconnected when JTAG is not used.
TDO
Output
AF7
TDO: JTAG Test Data Output
The test data is output on this pin. It is clocked out of the device on the falling edge of TCK.
TDO is a High-Z output signal except during the process of data scanning.
Power & Ground
VDDIO
E7, E8, E10, E11, E12, E21, E22,
E23, E24, E25, AE9, AE10, AE15,
AE16, AE17, AE18, AE22, AE23,
AE24
VDDIO: 3.3 V I/O Power Supply
VDDA
A2, B2, J26, K27, L4, L27, M4,
M26, T4, W4, Y5, Y27, Y28, AA27,
AA28, AD5, AJ2, AK2
VDDA: 3.3 V Analog Core Power Supply
VDDD
E14, E15, E16, E17, E18, E19,
AE11, AE14, AE19, AE20, AE21
VDDD: 1.8 V Digital Core Power Supply
VDDRn
(N=0~21)
N4, N5, T5, U5, AB4, AC5, AF28,
AF27, AD27, U27, T27, R27, N26,
G27, E26, E27, E5, E4, F3, F5, G3,
H3
VDDRn: 3.3 V Power Supply for Receiver
Name
I / O
Pin No.
Description
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PDF描述
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