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參數(shù)資料
| 型號： | IDT82P2521BH |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 63/147頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC LIU E1 21+1CH SHORT 640-PBGA |
| 標準包裝： | 5 |
| 類型： | 線路接口裝置（LIU） |
| 規(guī)程： | E1 |
| 電源電壓： | 3.135 V ~ 3.465 V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 640-BGA 裸露焊盤 |
| 供應商設備封裝： | 640-PBGA-EP（31x31） |
| 包裝： | 托盤 |
| 其它名稱： | 82P2521BH |
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IDT82P2521
21(+1) CHANNEL HIGH-DENSITY E1 LINE INTERFACE UNIT
Pin Description
22
December 7, 2005
Clock
MCLK
Input
AK19
MCLK: Master Clock Input
MCLK provides a stable reference timing for the IDT82P2521. MCLK should be a jitter-free 1
clock with ±50 ppm accuracy. The clock frequency of MCLK is informed to the device by
MCKSEL[3:0].
If MCLK misses (duty cycle is less than 30% for 10 s) and then recovers, the device will be
reset automatically.
MCKSEL[0]
MCKSEL[1]
MCKSEL[2]
MCKSEL[3]
Input
AF19
AF20
AF21
AF22
MCKSEL[3:0]: Master Clock Selection
These four pins inform the device of the clock frequency input on MCLK:
CLKE1
Output
AG18
CLKE1: 8 KHz / E1 Clock Output
The output on CLKE1 can be enabled or disabled, as determined by the CLKE1_EN bit (b3,
When the output is enabled, CLKE1 outputs an 8 KHz or 2.048 MHz clock, as selected by the
CLKE1 bit (b2, CLKG). The output is locked to MCLK.
When the output is disabled, CLKE1 is in High-Z state.
REFA
Output
AK18
REFA: Reference Clock Output A
REFA can output three kinds of clocks: a recovered clock of one of the 22 channels, an exter-
nal clock input on CLKA or a free running clock. The clock frequency is programmable. Refer
to Section 3.5.2 Clock Outputs on REFA/REFB for details.
The output on REFA can also be disabled, as determined by the REFA_EN bit (b6, REFA).
When the output is disabled, REFA is in High-Z state.
Name
I / O
Pin No.
Description
MCKSEL[3:0]*
Frequency (MHz)
1000
2.048
1001
2.048 X 2
1010
2.048 X 3
1011
2.048 X 4
1100
2.048 X 5
1101
2.048 X 6
1110
2.048 X 7
1111
2.048 X 8
others
don’t care
Note:
0: GNDD
1: VDDIO
Note:
1. jitter is no more than 0.001 UI.
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