參數(shù)資料
型號： IDT82P2521BH
廠商： IDT, Integrated Device Technology Inc
文件頁數(shù)： 32/147頁
文件大小： 0K
描述： IC LIU E1 21+1CH SHORT 640-PBGA
標準包裝： 5
類型： 線路接口裝置（LIU）
規(guī)程： E1
電源電壓： 3.135 V ~ 3.465 V
安裝類型： 表面貼裝
封裝/外殼： 640-BGA 裸露焊盤
供應商設備封裝： 640-PBGA-EP（31x31）
包裝： 托盤
其它名稱： 82P2521BH
IDT82P2521
21(+1) CHANNEL HIGH-DENSITY E1 LINE INTERFACE UNIT
Physical And Electrical Specifications
127
December 7, 2005
8.8
TRANSMITTER AND RECEIVER TIMING CHARACTERISTICS
Symbol
Parameter
Min
Typ.
Max
Unit
MCLK Frequency:
E1
2.048 X n
(n = 1 ~ 8)
MHz
MCLK Tolerance
-100
100
ppm
MCLK Duty Cycle
30
70
%
Transmit Path
TCLK Frequency:
E1
2.048
MHz
TCLK Tolerance
-50
+50
ppm
TCLK Duty Cycle
10
90
%
t1
Transmit Data Setup Time
40
ns
t2
Transmit Data Hold Time
40
ns
Delay Time of OE low to Driver High-Z
1
s
Delay Time of TCLK low to Driver High-Z
TBD
s
Receive Path
Clock Recovery Capture Range 1:
E1
+80 / -80
ppm
RCLK Duty Cycle 2
40
50
60
%
t4
RCLK Pulse Width 2:
E1
457
488
519
ns
t5
RCLK Pulse Width Low Time:
E1
203
244
285
ns
t6
RCLK Pulse Width High Time:
E1
203
244
285
ns
Rise/Fall Time 3
20
ns
t7
Receive Data Setup Time:
E1
200
244
ns
t8
Receive Data Hold Time:
E1
200
244
ns
Note:
1. Relative to nominal frequency, MCLK = +100 or -100 ppm.
2. RCLK duty cycle width will vary depending on extent of the received pulse jitter displacement. Maximum and minimum RCLK duty cycles are for worst case jitter conditions (0.2 UI
displacement for E1 per ITU G.823).
3. For all digital outputs. Cload = 15 pF.
相關PDF資料
PDF描述
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相關代理商/技術參數(shù)
參數(shù)描述
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IDT82P2521BHG 功能描述:IC LIU E1 21+1CH SHORT 640-PBGA RoHS:是 類別:集成電路 (IC) >> 接口 - 驅動器，接收器，收發(fā)器 系列:- 標準包裝:250 系列:- 類型:收發(fā)器 驅動器/接收器數(shù):2/2 規(guī)程:RS232 電源電壓:3 V ~ 5.5 V 安裝類型:表面貼裝 封裝/外殼:16-TSSOP（0.173"，4.40mm 寬） 供應商設備封裝:16-TSSOP 包裝:帶卷 (TR)
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