參數(shù)資料
型號(hào)： ICS8430S10BYI-02LFT
廠商： IDT, Integrated Device Technology Inc
文件頁(yè)數(shù)： 26/31頁(yè)
文件大?。?/td> 0K
描述： IC CLK GENERATOR PLL 48TQFP
標(biāo)準(zhǔn)包裝： 1,000
類型： 時(shí)鐘/頻率發(fā)生器，扇出緩沖器（分配），多路復(fù)用器
PLL： 是
主要目的： Cavium 處理器
輸入： LVCMOS，LVDS，LVPECL，LVTTL，SSTL，晶體
輸出： LVCMOS，LVDS，LVPECL，LVTTL
電路數(shù)： 1
比率 - 輸入:輸出： 2:10
差分 - 輸入:輸出： 是/是
頻率 - 最大： 133.33MHz
電源電壓： 3.135 V ~ 3.465 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 48-TQFP 裸露焊盤
供應(yīng)商設(shè)備封裝： 48-PTQFP-EP（7x7）
包裝： 帶卷 (TR)
ICS8430S10BYI-02 REVISION C JANUARY 17, 2011
4
2011 Integrated Device Technology, Inc.
ICS8430S10I-02 Data Sheet
CLOCK GENERATOR FOR CAVIUM PROCESSORS
NOTE: Pullup and Pulldown refer to internal input resistors. See Table 2, Pin Characteristics, for typical values.
Table 2. Pin Characteristics
NOTE: VDDO_X denotes VDDO_B, VDDO_CD, VDDO_E and VDDO_REF.
37
VDDO_E
Power
Bank E output supply pin. 3.3 V or 2.5V supply.
38
QE
Output
Single-end Bank E output. LVCMOS/LVTTL interface levels.
40
nLVDS_SEL
Input
Pulldown
Selects between LVDS and LVPECL interface levels on differential output pair QA
and nQA. When LOW, LVDS interface levels are selected. When HIGH, LVPECL
is selected. See Table 3E.
41, 48
VDDO_REF
Power
Bank QREF output supply pins. 3.3 V or 2.5V supply.
43,
44,
45
QREF2,
QREF1,
QREF0
Output
Single-ended reference clock outputs. LVCMOS/LVTTL interface levels.
47
nOE_E
Input
Pulldown
Active LOW output enable for Bank E outputs. When logic HIGH, the outputs are in
high impedance (HI-Z). When logic LOW, the outputs are enabled.
LVCMOS/LVTTL interface levels.
Symbol
Parameter
Test Conditions
Minimum
Typical
Maximum
Units
CIN
Input Capacitance
2pF
CPD
Power Dissipation Capacitance
(per output)
VDD, VDDO_X = 3.465V
10
pF
VDD = 3.465V, VDDO_X = 2.625V
5
pF
RPULLUP
Input Pullup Resistor
51
k
RPULLDOWN Input Pulldown Resistor
51
k
ROUT
Output Impedance
QB[0:1], QC,
QD[0:1], QE
QREF[0:2]
VDDO_X = 3.465V
20
QB[0:1], QC,
QD[0:1], QE
QREF[0:2]
VDDO_X = 2.625V
25
Number
Name
Type
Description
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