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參數(shù)資料
| 型號(hào)： | HYB25D128400CT-5 |
| 廠商： | QIMONDA AG |
| 元件分類： | DRAM |
| 英文描述： | 32M X 4 DDR DRAM, 0.7 ns, PDSO66 |
| 封裝： | PLASTIC, TSOP2-66 |
| 文件頁(yè)數(shù)： | 26/44頁(yè) |
| 文件大小： | 2618K |
| 代理商： | HYB25D128400CT-5 |
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HYB25D128[40/80/16]0C[C/E/F/T]
128-Mbit Double-Data-Rate SDRAM
Internet Data Sheet
Rev. 1.70, 2008-04
32
03292006-U5AN-6TI1
Address and control input setup
time
t
IS
0.6
—
0.75
—
ns
fast slew rate
0.7
—
0.8
—
ns
slow slew
Data-out low-impedance time
from CK/CK
t
LZ
–0.7
+0.7
–0.7
+0.7
ns
Mode register set command
cycle time
t
MRD
2—
2
—
t
CK
DQ/DQS output hold time from
DQS
t
QH
t
HP –tQHS
—
t
HP –tQHS
—ns
Data hold skew factor
t
QHS
—
+0.50
—
+0.55
ns
Data hold skew factor
t
QHS
—
+0.50
—
+0.50
ns
TFBGA
Active to Autoprecharge delay
t
RAP
t
RCD
—
t
RCD
—ns
Active to Precharge command
t
RAS
40
70E+3
42
70E+3
ns
Active to Active/Auto-refresh
command period
t
RC
55
—
60
—
ns
Active to Read or Write delay
t
RCD
15
—
18
—
ns
Average Periodic Refresh
Interval
t
REFI
—
15.6
—
15.6
μs
Auto-refresh to Active/Auto-
refresh command period
t
RFC
68
—
72
—
ns
Precharge command period
t
RP
15
—
18
—
ns
Read preamble
t
RPRE
0.9
1.1
0.9
1.1
t
CK
Read postamble
t
RPST
0.40
0.60
0.40
0.60
t
CK
Active bank A to Active bank B
command
t
RRD
10
—
12
—
ns
Write preamble
t
WPRE
Max. (0.25
×
t
CK, 1.5 ns)
—
Max. (0.25
× t
CK, 1.5
ns)
—ns
Write preamble setup time
t
WPRES
0—
0
—
ns
Write postamble
t
WPST
0.40
0.60
0.40
0.60
t
CK
Write recovery time
t
WR
15
—
15
—
ns
Internal write to read command
delay
t
WTR
2—
1
—
t
CK
Exit self-refresh to non-read
command
t
XSNR
75
—
75
—
ns
Exit self-refresh to read
command
t
XSRD
200
—
200
—
t
CK
Parameter
Symbol
–5
–6
Unit
Note/ Test
Condition 1)
DDR400B
DDR333B
Min.
Max.
Min.
Max.
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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