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參數(shù)資料
| 型號： | HW-V5GBE-DK-UNI-G-PROMO2 |
| 廠商： | Xilinx Inc |
| 文件頁數(shù)： | 54/91頁 |
| 文件大小： | 0K |
| 描述： | KIT DEV V5 LXT GIGABIT ETHERNET |
| 產(chǎn)品變化通告： | Product Notice_Dev Systems Product |
| 標準包裝： | 1 |
| 系列： | Virtex® |
| 類型： | 開發(fā)套件 |
| 適用于相關產(chǎn)品： | XC5VLX50T |
| 所含物品： | 板和軟件 |
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Virtex-5 FPGA Data Sheet: DC and Switching Characteristics
DS202 (v5.3) May 5, 2010
Product Specification
58
Table 77: Operating Frequency Ranges for DCM in Maximum Range (MR) Mode
Symbol
Description
Speed Grade
Units
-3
-2
-1
Outputs Clocks (Low Frequency Mode)
F1XMRMIN
CLK0, CLK90, CLK180, CLK270
19.00
MHz
F1XMRMAX
32.00
MHz
F2XMRMIN
CLK2X, CLK2X180
38.00
MHz
F2XMRMAX
64.00
MHz
FDLLMRMIN
CLKDV
1.191.191.19
MHz
FDLLMRMAX
21.34
MHz
FFXMRMIN
CLKFX, CLKFX180
19.00
MHz
FFXMRMAX
40.00
MHz
Input Clocks (Low Frequency Mode)
FCLKINDLLMRMIN
CLKIN (using DLL outputs)(1, 3, 4)
19.00
MHz
FCLKINDLLMRMAX
32.00
MHz
FCLKINFXMRMIN
CLKIN (using DFS outputs only)(2, 3, 4)
1.00
MHz
FCLKINFXMRMAX
40.00
MHz
FPSCLKMRMIN
PSCLK
1.00
KHz
FPSCLKMRMAX
300.00
270.00
240.00
MHz
Notes:
1.
DLL Outputs are used in these instances to describe the outputs: CLK0, CLK90, CLK180, CLK270, CLK2X, CLK2X180, and CLKDV.
2.
DFS Outputs are used in these instances to describe the outputs: CLKFX and CLKFX180.
3.
When using the DCMs CLKIN_DIVIDE_BY_2 attribute these values should be doubled. Other resources can limit the maximum input
frequency.
4.
When using a CLKIN frequency > 400 MHz and the DCMs CLKIN_DIVIDE_BY_2 attribute, the CLKIN duty cycle must be within ±5% (45/55
to 55/45).
相關PDF資料 |
PDF描述 |
|---|---|
| RBC12DCMI-S288 | CONN EDGECARD 24POS .100 EXTEND |
| AMC06DRXH | CONN EDGECARD 12POS .100 DIP SLD |
| GCC17DCST-S288 | CONN EDGECARD 34POS .100 EXTEND |
| VI-B0M-EX-S | CONVERTER MOD DC/DC 10V 75W |
| ISC1812BN1R2K | INDUCTOR WW 1.2UH 10% 1812 |
相關代理商/技術參數(shù) |
參數(shù)描述 |
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