參數(shù)資料
型號： HW-V5GBE-DK-UNI-G-PROMO2
廠商： Xilinx Inc
文件頁數(shù)： 35/91頁
文件大?。?/td> 0K
描述： KIT DEV V5 LXT GIGABIT ETHERNET
產品變化通告： Product Notice_Dev Systems Product
標準包裝： 1
系列： Virtex®
類型： 開發(fā)套件
適用于相關產品： XC5VLX50T
所含物品： 板和軟件
Virtex-5 FPGA Data Sheet: DC and Switching Characteristics
DS202 (v5.3) May 5, 2010
Product Specification
40
Input/Output Logic Switching Characteristics
Table 60: ILOGIC Switching Characteristics
Symbol
Description
Speed Grade
Units
-3
-2
-1
Setup/Hold
TICE1CK/TICKCE1
CE1 pin Setup/Hold with respect to CLK
0.43
–0.24
0.49
–0.24
0.59
–0.24
ns
TISRCK/TICKSR
SR/REV pin Setup/Hold with respect to CLK
0.85
–0.20
1.00
–0.20
1.22
–0.20
ns
TIDOCK/TIOCKD
D pin Setup/Hold with respect to CLK without Delay
0.34
–0.12
0.37
–0.12
0.39
–0.12
ns
TIDOCKD/TIOCKDD
DDLY pin Setup/Hold with respect to CLK (using IODELAY)
0.31
–0.09
0.33
–0.09
0.36
–0.08
ns
Combinatorial
TIDI
D pin to O pin propagation delay, no Delay
0.24
0.26
0.30
ns
TIDID
DDLY pin to O pin propagation delay (using IODELAY)
0.20
0.22
0.26
ns
Sequential Delays
TIDLO
D pin to Q1 pin using flip-flop as a latch without Delay
0.44
0.50
0.58
ns
TIDLOD
DDLY pin to Q1 pin using flip-flop as a latch (using IODELAY)
0.41
0.46
0.55
ns
TICKQ
CLK to Q outputs
0.47
0.52
0.60
ns
TRQ
SR/REV pin to OQ/TQ out
1.12
1.28
1.53
ns
TGSRQ
Global Set/Reset to Q outputs
7.30
10.10
ns
Set/Reset
TRPW
Minimum Pulse Width, SR/REV inputs
0.78
0.95
1.20
ns, Min
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