參數(shù)資料
型號： DSPB56007FJ66
英文描述： DSP|24-BIT|CMOS|QFP|80PIN|PLASTIC
中文描述： 數(shù)字信號處理器| 24位|的CMOS | QFP封裝| 80腳|塑料
文件頁數(shù)： 58/83頁
文件大?。?/td> 382K
代理商： DSPB56007FJ66
2-34
DSP56007/D
MOTOROLA
Specifications
Serial Host Interface (SHI) I
2
C Protocol Timing
180 Data Hold Time
t
HD;DAT
bypassed
narrow
wide
0
0
0
0
0
0
—
—
—
0
0
0
—
—
—
0
0
0
—
—
—
ns
ns
ns
182 SCL Low to Data
Out Valid
t
VD;DAT
bypassed
narrow
wide
2
×
T
C
+ 71 + t
r
2
×
T
C
+ 244 + t
r
2
×
T
C
+ 535 + t
r
0.5
×
t
I
T
C
+ T
H
+ 11
0.5
×
t
I
T
C
+ T
H
+ 69
0.5
×
t
I
T
C
+ T
H
+ 183
11
50
150
—
—
—
349
522
813
—
—
—
339
512
803
—
—
—
332
505
796
ns
ns
ns
183 Stop Condition
Set-up Time
t
SU;STO
master
slave
bypassed
narrow
wide
bypassed
narrow
wide
2
CCP
+
2
CCP
+
2
CCP
+
381
459
613
11
50
150
—
—
—
—
—
—
359
440
592
11
50
150
—
—
—
—
—
—
346
427
575
11
50
150
—
—
—
—
—
—
ns
ns
ns
ns
ns
ns
184 HREQ In
Deassertation to
Last SCL Edge
(HREQ In Set-up
Time)
master
bypassed
narrow
wide
0
0
0
0
0
0
—
—
—
0
0
0
—
—
—
0
0
0
—
—
—
ns
ns
ns
186 First SCL
Sampling Edge
to HREQ Output
Deassertation
slave
bypassed
narrow
wide
3
×
T
C
+ T
H
+ 32
3
×
T
C
+ T
H
+ 209
3
×
T
C
+ T
H
+ 507
—
—
—
102
279
577
—
—
—
85
262
560
—
—
—
72
249
547
ns
ns
ns
187 Last SCL Edge to
HREQ Output
Not Deasserted
slave
bypassed
narrow
wide
2
×
T
C
+ T
H
+ 6
2
×
T
C
+ T
H
+ 63
2
×
T
C
+ T
H
+ 169
t
I
t
I
t
I
0
56
113
219
—
—
—
44
101
207
—
—
—
34.4
91.4
197.4
—
—
—
ns
ns
ns
188 HREQ In
Assertion to First
SCL Edge
master
bypassed
narrow
wide
2
CCP
+ 2
×
T
C
+ 6
2
CCP
+ 2
×
T
C
+ 6
2
CCP
+ 2
×
T
C
+ 6
726
766
846
—
—
—
688
733
809
—
—
—
665
711
779
—
—
—
ns
ns
ns
189 First SCL Edge
to HREQ In Not
Asserted (HREQ
In Hold Time)
master
0
—
0
—
0
—
ns
Table 2-15
SHI Improved I
2
C Protocol Timing (Continued)
Improved I
2
C (C
L
= 50 pF, R
P
= 2 k
)
No.
Char.
Sym.
Mode
Filter
Mode
Expression
50 MHz
2
66 MHz
3
88 MHz
4
U
n
i
t
Min Max Min Max Min Max
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PDF描述
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